JPH04359523A - 半導体装置 - Google Patents
半導体装置Info
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- JPH04359523A JPH04359523A JP13505491A JP13505491A JPH04359523A JP H04359523 A JPH04359523 A JP H04359523A JP 13505491 A JP13505491 A JP 13505491A JP 13505491 A JP13505491 A JP 13505491A JP H04359523 A JPH04359523 A JP H04359523A
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- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は衛星放送装置や移動体無
線装置などに利用するＨＥＭＴのような半導体装置に関
するものであり，電気的性能を改善できまた製造歩留ま
りを向上させることができる新しい構造の半導体装置を
提供しようとするものである。
線装置などに利用するＨＥＭＴのような半導体装置に関
するものであり，電気的性能を改善できまた製造歩留ま
りを向上させることができる新しい構造の半導体装置を
提供しようとするものである。
【０００２】
【従来の技術】従来のこの種の半導体装置として，例え
ば図１１に示すように，化合物半導体層の上に，２層の
化合物半導体からなるメサ状の動作層を複数ストライプ
状に形成し，その動作層と化合物半導体の上にゲート電
極を構成するものが示されている（１９９０年春応物予
稿２８ａ−Ｍ−１参照）。動作層は２層でなくても，ド
−ピングされた単一の活性層であっても実質的に同じで
あると思われる。
ば図１１に示すように，化合物半導体層の上に，２層の
化合物半導体からなるメサ状の動作層を複数ストライプ
状に形成し，その動作層と化合物半導体の上にゲート電
極を構成するものが示されている（１９９０年春応物予
稿２８ａ−Ｍ−１参照）。動作層は２層でなくても，ド
−ピングされた単一の活性層であっても実質的に同じで
あると思われる。
【０００３】この構造の半導体装置は，各動作層の幅を
小さくして行くに従い動作層の制御が一般的なＭＥＳＦ
ＥＴと同じくゲート電極からの電荷制御のみならずメサ
側面からの電荷制御も行われるため相互コンダクタンス
ｇｍの増加が期待される。ところがこの構成ではゲート
電極が動作層に接触している面積が大きくなるので，ゲ
−トソース間容量Ｃｇｓを増加させる傾向にあるためせ
っかく相互コンダクタンスｇｍを大きくしてもＦＥＴの
雑音特性は余り向上しないことが予想される。また，ゲ
ート電極用の金属は動作層と化合物半導体層の上に交互
に蒸着されるため，この段差の形状いかんによってはこ
の金属が断線してしまう危惧がある。
小さくして行くに従い動作層の制御が一般的なＭＥＳＦ
ＥＴと同じくゲート電極からの電荷制御のみならずメサ
側面からの電荷制御も行われるため相互コンダクタンス
ｇｍの増加が期待される。ところがこの構成ではゲート
電極が動作層に接触している面積が大きくなるので，ゲ
−トソース間容量Ｃｇｓを増加させる傾向にあるためせ
っかく相互コンダクタンスｇｍを大きくしてもＦＥＴの
雑音特性は余り向上しないことが予想される。また，ゲ
ート電極用の金属は動作層と化合物半導体層の上に交互
に蒸着されるため，この段差の形状いかんによってはこ
の金属が断線してしまう危惧がある。
【０００４】
【発明が解決しようとする課題】上述のように従来装置
ではＦＥＴのゲ−トソース間容量Ｃｇｓを抑制しながら
相互コンダクタンスｇｍの増加を図ることは難しい。ま
た，ゲート電極用の金属を断線を生じないように敷設す
ることが難しい。本発明はこれらの課題に鑑みなされた
ものであり，電気的特性が改善できまた製造歩留まりを
向上させることができる新しい構造の半導体装置を提供
しようとするものである。
ではＦＥＴのゲ−トソース間容量Ｃｇｓを抑制しながら
相互コンダクタンスｇｍの増加を図ることは難しい。ま
た，ゲート電極用の金属を断線を生じないように敷設す
ることが難しい。本発明はこれらの課題に鑑みなされた
ものであり，電気的特性が改善できまた製造歩留まりを
向上させることができる新しい構造の半導体装置を提供
しようとするものである。
【０００５】
【課題を解決するための手段】本発明の半導体装置は，
基板の表面に形成されている第１の化合物半導体からな
る第１の半導体層と，該第１の半導体層の上に形成され
ている第２の化合物半導体からなる第２の半導体層と，
該第２の半導体層の中に形成されていて，前記第１の化
合物半導体及び前記第２の化合物半導体とは異なる第３
の化合物半導体からなり，キャリアの走行方向に交差す
る方向の幅が前記第２の半導体層の深さ方向に向けて広
く構成されている動作層と，前記第２の半導体層の表面
に設備されておりかつ前記動作層に対してショットキー
接合しているゲート電極とを備えていることを特徴とす
るものである。
基板の表面に形成されている第１の化合物半導体からな
る第１の半導体層と，該第１の半導体層の上に形成され
ている第２の化合物半導体からなる第２の半導体層と，
該第２の半導体層の中に形成されていて，前記第１の化
合物半導体及び前記第２の化合物半導体とは異なる第３
の化合物半導体からなり，キャリアの走行方向に交差す
る方向の幅が前記第２の半導体層の深さ方向に向けて広
く構成されている動作層と，前記第２の半導体層の表面
に設備されておりかつ前記動作層に対してショットキー
接合しているゲート電極とを備えていることを特徴とす
るものである。
【０００６】また本発明はこの半導体装置において，前
記第１の化合物半導体と前記第２の化合物半導体とはい
ずれもノンド−プのＡｌＧａＡｓであり，前記第３の化
合物半導体はＩｎＧａＡｓであることを特徴とし，更に
前記動作層は隣接する動作層の間に所定の間隔を持つよ
うに複数本設備されており，前記ゲート電極は複数本の
各動作層の中間部に交差するように配置され，前記複数
本の各動作層の一方の終端部にソース電極を設備し，前
記複数本の各動作層の他方の終端部にドレイン電極を設
備してなることを特徴とする。
記第１の化合物半導体と前記第２の化合物半導体とはい
ずれもノンド−プのＡｌＧａＡｓであり，前記第３の化
合物半導体はＩｎＧａＡｓであることを特徴とし，更に
前記動作層は隣接する動作層の間に所定の間隔を持つよ
うに複数本設備されており，前記ゲート電極は複数本の
各動作層の中間部に交差するように配置され，前記複数
本の各動作層の一方の終端部にソース電極を設備し，前
記複数本の各動作層の他方の終端部にドレイン電極を設
備してなることを特徴とする。
【０００７】
【作用】本発明の半導体装置は動作層がその動作層を形
成する第３の化合物半導体とは異なる種類の第２の化合
物半導体からなる第２の半導体層の中に，この動作層の
キャリアの走行方向に交差する方向の幅が前記第２の半
導体層の深さ方向に向けて広くなるように構成されてい
るので，この動作層内に形成されるチャネルの断面積を
小さくすることなく，この動作層の表面に接触するゲー
ト電極の接触面積を小さくすることができこの接触面積
で決定されるゲートソース間容量Ｃｇｓを低減すること
ができる。また，動作層にショットキー接合するゲート
電極用の金属は実質的に段差のない動作層と第２の半導
体層の上に蒸着されるので，この金属が断線するという
危惧を防止することができる。
成する第３の化合物半導体とは異なる種類の第２の化合
物半導体からなる第２の半導体層の中に，この動作層の
キャリアの走行方向に交差する方向の幅が前記第２の半
導体層の深さ方向に向けて広くなるように構成されてい
るので，この動作層内に形成されるチャネルの断面積を
小さくすることなく，この動作層の表面に接触するゲー
ト電極の接触面積を小さくすることができこの接触面積
で決定されるゲートソース間容量Ｃｇｓを低減すること
ができる。また，動作層にショットキー接合するゲート
電極用の金属は実質的に段差のない動作層と第２の半導
体層の上に蒸着されるので，この金属が断線するという
危惧を防止することができる。
【０００８】
【実施例】本発明の半導体装置の実施例を以下図面に従
い説明する。図１は本発明装置の一実施例を模式的に示
す平面図，図２は図１のＡ−Ａ部分の断面図，図３は図
２のＢ−Ｂ部分のポテンシャル図である。図４〜図７は
本発明装置の第１の製造方法の工程図，図８〜図１０は
本発明装置の第２の製造方法の工程図である。尚，各工
程図では説明を簡単にするため，複数の動作層の一つを
代表して図示し説明する。
い説明する。図１は本発明装置の一実施例を模式的に示
す平面図，図２は図１のＡ−Ａ部分の断面図，図３は図
２のＢ−Ｂ部分のポテンシャル図である。図４〜図７は
本発明装置の第１の製造方法の工程図，図８〜図１０は
本発明装置の第２の製造方法の工程図である。尚，各工
程図では説明を簡単にするため，複数の動作層の一つを
代表して図示し説明する。
【０００９】各図において，１は半絶縁性ＧａＡｓから
なる基板，２は該基板１の表面に形成されている第１の
化合物半導体（ＡｌＧａＡｓ）からなる第１の半導体層
，３は該第１の半導体層２の上に形成されている第２の
化合物半導体（ＡｌＧａＡｓ）からなる第２の半導体層
，４は該第２の半導体層３の中に形成されていて，第１
の化合物半導体２及び第２の化合物半導体３とは異なる
第３の化合物半導体（ＩｎＧａＡｓ）からなり，キャリ
アの走行方向に交差する方向の幅が第２の半導体層３の
深さ方向に向けて広く構成されている動作層，５は第２
の半導体層３の表面に設備されておりかつ動作層４に対
してショットキー接合しているゲート電極，６は第２の
半導体層３の表面に設備され，動作層４の一方の終端部
に接続されているソース電極，７は第２の半導体層３の
表面に設備され，動作層４の他方の終端部に接続されて
いるドレイン電極である。
なる基板，２は該基板１の表面に形成されている第１の
化合物半導体（ＡｌＧａＡｓ）からなる第１の半導体層
，３は該第１の半導体層２の上に形成されている第２の
化合物半導体（ＡｌＧａＡｓ）からなる第２の半導体層
，４は該第２の半導体層３の中に形成されていて，第１
の化合物半導体２及び第２の化合物半導体３とは異なる
第３の化合物半導体（ＩｎＧａＡｓ）からなり，キャリ
アの走行方向に交差する方向の幅が第２の半導体層３の
深さ方向に向けて広く構成されている動作層，５は第２
の半導体層３の表面に設備されておりかつ動作層４に対
してショットキー接合しているゲート電極，６は第２の
半導体層３の表面に設備され，動作層４の一方の終端部
に接続されているソース電極，７は第２の半導体層３の
表面に設備され，動作層４の他方の終端部に接続されて
いるドレイン電極である。
【００１０】動作層４はその底部が第１の半導体層２に
ヘテロ接合されておりまたキャリアの走行方向に沿いか
つ底部に隣接する両側面が第２の半導体層３にヘテロ接
合されている。従って，この動作層４はその表面（ゲ−
ト電極側の表面）を除く三方がこの動作層を構成する第
３の化合物半導体とは異なる化合物半導体によって取り
囲まれる。図３は図２のＢ−Ｂ部分のポテンシャルを示
している。第２の化合物半導体（ＡｌＧａＡｓ）のポテ
ンシャルＰ１に比べて，第３の化合物半導体（ＩｎＧａ
Ａｓ）のポテンシャルＰ２が低く，キャリアＣはポテン
シャルＰ１の下方でポテンシャルＰ２の上方に位置し，
紙面に直行する方向に移動可能である。各動作層４はキ
ャリアの走行方向に交差する方向の幅Ｗがその表面側か
ら第１の半導体層２に向けて徐々に幅広くなるように構
成されている。そして，ゲート電極との接触面積を小さ
くすると共に，キャリアが移動できる断面積の大きさを
ある程度確保するようにしている。尚，隣接する動作層
は互いに接触しないように構成されている。この動作層
４は複数個平行に配列されており，図示の実施例では作
図の都合上６本の動作層を示しているが，実際には必要
な電流を得るため更に多くの例えば１００〜２００本の
動作層が平行配置されている。
ヘテロ接合されておりまたキャリアの走行方向に沿いか
つ底部に隣接する両側面が第２の半導体層３にヘテロ接
合されている。従って，この動作層４はその表面（ゲ−
ト電極側の表面）を除く三方がこの動作層を構成する第
３の化合物半導体とは異なる化合物半導体によって取り
囲まれる。図３は図２のＢ−Ｂ部分のポテンシャルを示
している。第２の化合物半導体（ＡｌＧａＡｓ）のポテ
ンシャルＰ１に比べて，第３の化合物半導体（ＩｎＧａ
Ａｓ）のポテンシャルＰ２が低く，キャリアＣはポテン
シャルＰ１の下方でポテンシャルＰ２の上方に位置し，
紙面に直行する方向に移動可能である。各動作層４はキ
ャリアの走行方向に交差する方向の幅Ｗがその表面側か
ら第１の半導体層２に向けて徐々に幅広くなるように構
成されている。そして，ゲート電極との接触面積を小さ
くすると共に，キャリアが移動できる断面積の大きさを
ある程度確保するようにしている。尚，隣接する動作層
は互いに接触しないように構成されている。この動作層
４は複数個平行に配列されており，図示の実施例では作
図の都合上６本の動作層を示しているが，実際には必要
な電流を得るため更に多くの例えば１００〜２００本の
動作層が平行配置されている。
【００１１】ゲート電極５は各動作層の中間部に交差す
るように配置され，このゲート電極は動作層４にショッ
トキー接合され，動作層４と第２の半導体層３の表面に
実質的に面一に設置されている。またこのゲート電極５
には該ゲート電極に入力信号を付与するためのパッド８
が接続されている。ソース電極６は全ての動作層４の一
方の終端部に接続されており，またドレイン電極７は全
ての動作層４の他方の終端部に接続されている。そして
，ソース電極６とドレイン電極７の間には各動作層に流
れる電流の総和に相当する電流が流れる。
るように配置され，このゲート電極は動作層４にショッ
トキー接合され，動作層４と第２の半導体層３の表面に
実質的に面一に設置されている。またこのゲート電極５
には該ゲート電極に入力信号を付与するためのパッド８
が接続されている。ソース電極６は全ての動作層４の一
方の終端部に接続されており，またドレイン電極７は全
ての動作層４の他方の終端部に接続されている。そして
，ソース電極６とドレイン電極７の間には各動作層に流
れる電流の総和に相当する電流が流れる。
【００１２】以上本発明装置の実施例を示したが，本発
明はこの実施例に限らず特許請求の範囲に示す範囲内で
の変更が可能である。例えば，動作層を構成する化合物
半導体に対してヘテロ接合をするものであれば第１，第
２の化合物半導体の種類は実施例のように同一のもので
なくてもよいし，また実施例の化合物半導体とは別の化
合物半導体を利用するようにしてもよい。また動作層と
第２の半導体層の各表面は実質的に同一であればよく，
ここで実質的とはゲート電極の敷設に当り両表面の段差
が金属の断線を生じさせない範囲を意味する。
明はこの実施例に限らず特許請求の範囲に示す範囲内で
の変更が可能である。例えば，動作層を構成する化合物
半導体に対してヘテロ接合をするものであれば第１，第
２の化合物半導体の種類は実施例のように同一のもので
なくてもよいし，また実施例の化合物半導体とは別の化
合物半導体を利用するようにしてもよい。また動作層と
第２の半導体層の各表面は実質的に同一であればよく，
ここで実質的とはゲート電極の敷設に当り両表面の段差
が金属の断線を生じさせない範囲を意味する。
【００１３】次に本発明装置の製造方法の一例を，その
プロセスを示す図４〜図７に従い説明する。まず，半絶
縁性ＧａＡｓからなる基板１０上に，分子線エピタキシ
ャル成長法（ＭＢＥ）技術を用いて，アンド−プの化合
物半導体（ＡｌＧａＡｓ）からなる第１の半導体層１１
を成長温度６００℃で厚さ５０００Å成長させる。その
上にチャネルとなる即ち将来動作層を構成する化合物半
導体（ＩｎＧａＡｓ）からなる半導体層１２を成長温度
５００℃で厚さ５００Å成長させる。更にその上に電子
サイクロトロン共鳴（ＥＣＲ）プラズマＣＶＤ（化学気
相成長法）技術を用いて，Ｓｉ３ Ｎ４ からなる絶縁
膜１３を厚さ１０００Å堆積させる。そして，その上に
ネガ型レジストを塗布し，５０ｋＶの加速電圧で電子ビ
ーム露光をすることで，幅が０．２５μｍ程度のレジス
トパタ−ン１４を形成する（図４）。
プロセスを示す図４〜図７に従い説明する。まず，半絶
縁性ＧａＡｓからなる基板１０上に，分子線エピタキシ
ャル成長法（ＭＢＥ）技術を用いて，アンド−プの化合
物半導体（ＡｌＧａＡｓ）からなる第１の半導体層１１
を成長温度６００℃で厚さ５０００Å成長させる。その
上にチャネルとなる即ち将来動作層を構成する化合物半
導体（ＩｎＧａＡｓ）からなる半導体層１２を成長温度
５００℃で厚さ５００Å成長させる。更にその上に電子
サイクロトロン共鳴（ＥＣＲ）プラズマＣＶＤ（化学気
相成長法）技術を用いて，Ｓｉ３ Ｎ４ からなる絶縁
膜１３を厚さ１０００Å堆積させる。そして，その上に
ネガ型レジストを塗布し，５０ｋＶの加速電圧で電子ビ
ーム露光をすることで，幅が０．２５μｍ程度のレジス
トパタ−ン１４を形成する（図４）。
【００１４】このレジストパタ−ン１４をマスクとして
，反応性イオンエッチング（ＲＩＥ）技術を用いて，Ｃ
Ｆ４ とＯ２ の混合ガスで絶縁膜１３を除去する。半
導体層１２はこの混合ガスに反応しないので，マスクに
よって保護されていない絶縁膜が完全にエッチングされ
る時点でエッチングを停止する。そして，半導体層１２
の上に絶縁膜パターン１３Ａを形成し，その後，レジス
トパタ−ン１４をアセトンで除去する（図５）。次に，
絶縁膜パターン１３Ａをマスクとして，半導体層１２を
ＮａＯＨとＨ２ Ｏ２の混合液でメサエッチングをする
。この時，メサ形状が順メサとなるように，基板１０の
面方位を（１，０，０）とし，絶縁膜パターンのエッチ
ングパタ−ン方向を（０，−１，１）とする。このよう
に方位を選定することによりメサ形状は約４５度となり
，その結果，動作層１２Ａは図示の如く台形の形状にな
る（図６）。
，反応性イオンエッチング（ＲＩＥ）技術を用いて，Ｃ
Ｆ４ とＯ２ の混合ガスで絶縁膜１３を除去する。半
導体層１２はこの混合ガスに反応しないので，マスクに
よって保護されていない絶縁膜が完全にエッチングされ
る時点でエッチングを停止する。そして，半導体層１２
の上に絶縁膜パターン１３Ａを形成し，その後，レジス
トパタ−ン１４をアセトンで除去する（図５）。次に，
絶縁膜パターン１３Ａをマスクとして，半導体層１２を
ＮａＯＨとＨ２ Ｏ２の混合液でメサエッチングをする
。この時，メサ形状が順メサとなるように，基板１０の
面方位を（１，０，０）とし，絶縁膜パターンのエッチ
ングパタ−ン方向を（０，−１，１）とする。このよう
に方位を選定することによりメサ形状は約４５度となり
，その結果，動作層１２Ａは図示の如く台形の形状にな
る（図６）。
【００１５】次に，図６の中間品の上に，ＭＢＥ技術を
用いて，ノンド−プの化合物半導体（ＡｌＧａＡｓ）か
らなる第２の半導体層１５を厚さ５００Å形成する。こ
のＭＢＥでは絶縁膜パターン１３Ａ直下のメサ部に化合
物半導体材料が回り込むので動作層１２Ａと第２の半導
体層１５の各表面を実質的に面一に形成することができ
る（図７）。最後に絶縁膜パターン１３Ａを緩衝ＨＦで
除去し，良く知られている方法で各種電極を形成するこ
とで，図１に示す構造の半導体装置を提供することがで
きる。尚，以上の製造プロセスの説明では作図を簡単に
するため一本の動作層についてのみ表現しているが，第
２の半導体層の中にこの動作層と実質的に同じ多数の動
作層を平行に配置することはマスクの形状をそれに適す
るように構成することによって容易に実現できる。
用いて，ノンド−プの化合物半導体（ＡｌＧａＡｓ）か
らなる第２の半導体層１５を厚さ５００Å形成する。こ
のＭＢＥでは絶縁膜パターン１３Ａ直下のメサ部に化合
物半導体材料が回り込むので動作層１２Ａと第２の半導
体層１５の各表面を実質的に面一に形成することができ
る（図７）。最後に絶縁膜パターン１３Ａを緩衝ＨＦで
除去し，良く知られている方法で各種電極を形成するこ
とで，図１に示す構造の半導体装置を提供することがで
きる。尚，以上の製造プロセスの説明では作図を簡単に
するため一本の動作層についてのみ表現しているが，第
２の半導体層の中にこの動作層と実質的に同じ多数の動
作層を平行に配置することはマスクの形状をそれに適す
るように構成することによって容易に実現できる。
【００１６】本発明装置の第２の製造方法について，そ
のプロセスを示す図８〜図１０に従い説明する。まず，
半絶縁性ＧａＡｓからなる基板２０上に，分子線エピタ
キシャル成長法（ＭＢＥ）技術を用いて，アンド−プの
化合物半導体（ＡｌＧａＡｓ）からなる第１の半導体層
２１を成長温度６００℃で厚さ５５００Å成長させる。 更にその上に電子サイクロトロン共鳴（ＥＣＲ）プラズ
マＣＶＤ（化学気相成長法）技術を用いて，Ｓｉ３ Ｎ
４ からなる絶縁膜２２を厚さ１０００Å堆積し，その
上にポジ型レジストを塗布し，幅０．１μｍのレジスト
パターンを有するレジストマスク（図示省略）を形成す
る。 このレジストマスクをマスクにして上述と同じように絶
縁膜２２をＲＩＥ技術でエッチングすることによって，
絶縁膜２２に幅が約０．１μｍのパターン２２Ａを形成
する（図８）。
のプロセスを示す図８〜図１０に従い説明する。まず，
半絶縁性ＧａＡｓからなる基板２０上に，分子線エピタ
キシャル成長法（ＭＢＥ）技術を用いて，アンド−プの
化合物半導体（ＡｌＧａＡｓ）からなる第１の半導体層
２１を成長温度６００℃で厚さ５５００Å成長させる。 更にその上に電子サイクロトロン共鳴（ＥＣＲ）プラズ
マＣＶＤ（化学気相成長法）技術を用いて，Ｓｉ３ Ｎ
４ からなる絶縁膜２２を厚さ１０００Å堆積し，その
上にポジ型レジストを塗布し，幅０．１μｍのレジスト
パターンを有するレジストマスク（図示省略）を形成す
る。 このレジストマスクをマスクにして上述と同じように絶
縁膜２２をＲＩＥ技術でエッチングすることによって，
絶縁膜２２に幅が約０．１μｍのパターン２２Ａを形成
する（図８）。
【００１７】次に，絶縁膜パターン２２Ａをマスクとし
て，半導体層２１をＮａＯＨとＨ２Ｏ２ の混合液でメ
サエッチングをする。この時，メサ形状が逆メサとなる
ように，基板２０の面方位を（１，０，０）とし，絶縁
膜パターンのエッチングパタ−ン方向を（０，−１，−
１）とする。このように方位を選定することによりメサ
形状は約４５度となり，その結果，第１の半導体層２１
の中に逆メサ状の空洞２３を形成することができる（図
９）。次に，液相エピタキシャル技術を用いて，化合物
半導体（ＩｎＧａＡｓ）を空洞２３が完全になくなるま
で成長させ，空洞内に動作層２４を形成する（図１０）
。最後に絶縁膜２２を緩衝ＨＦで除去し，各種電極を形
成することで，図１に示す構造の半導体装置を提供する
ことができる。この第２の製造方法の説明においても作
図の都合上一本の動作層の形成方法についてだけ説明し
ているが，実際には必要数の動作層を同時に形成するよ
うにしている。
て，半導体層２１をＮａＯＨとＨ２Ｏ２ の混合液でメ
サエッチングをする。この時，メサ形状が逆メサとなる
ように，基板２０の面方位を（１，０，０）とし，絶縁
膜パターンのエッチングパタ−ン方向を（０，−１，−
１）とする。このように方位を選定することによりメサ
形状は約４５度となり，その結果，第１の半導体層２１
の中に逆メサ状の空洞２３を形成することができる（図
９）。次に，液相エピタキシャル技術を用いて，化合物
半導体（ＩｎＧａＡｓ）を空洞２３が完全になくなるま
で成長させ，空洞内に動作層２４を形成する（図１０）
。最後に絶縁膜２２を緩衝ＨＦで除去し，各種電極を形
成することで，図１に示す構造の半導体装置を提供する
ことができる。この第２の製造方法の説明においても作
図の都合上一本の動作層の形成方法についてだけ説明し
ているが，実際には必要数の動作層を同時に形成するよ
うにしている。
【００１８】
【発明の効果】本発明の半導体装置は動作層がその動作
層を形成する第３の化合物半導体とは異なる種類の第２
の化合物半導体からなる第２の半導体層の中に，この動
作層のキャリアの走行方向に交差する方向の幅が第２の
半導体層の深さ方向に向けて広くなるように構成されて
いるので，この動作層内に形成されるチャネルの断面積
を小さくすることなく，この動作層の表面に接触するゲ
ート電極の接触面積を小さくすることができこの接触面
積で決定されるゲートソース間容量Ｃｇｓを低減するこ
とができる。また，動作層にショットキー接合するゲー
ト電極用の金属は実質的に段差のない動作層と第２の半
導体層の上に蒸着するようにできるので，この金属が断
線するという危惧を防止することができる。
層を形成する第３の化合物半導体とは異なる種類の第２
の化合物半導体からなる第２の半導体層の中に，この動
作層のキャリアの走行方向に交差する方向の幅が第２の
半導体層の深さ方向に向けて広くなるように構成されて
いるので，この動作層内に形成されるチャネルの断面積
を小さくすることなく，この動作層の表面に接触するゲ
ート電極の接触面積を小さくすることができこの接触面
積で決定されるゲートソース間容量Ｃｇｓを低減するこ
とができる。また，動作層にショットキー接合するゲー
ト電極用の金属は実質的に段差のない動作層と第２の半
導体層の上に蒸着するようにできるので，この金属が断
線するという危惧を防止することができる。
【図１】図１は本発明装置の一実施例を模式的に示す平
面図である。
面図である。
【図２】図２は図１のＡ−Ａ部分の断面図である。
【図３】図３は図１のＢ−Ｂ部分のポテンシャル図であ
る。
る。
【図４】図４は本発明装置の第１の製造方法の工程図で
ある。
ある。
【図５】図５は本発明装置の第１の製造方法の工程図で
ある。
ある。
【図６】図６は本発明装置の第１の製造方法の工程図で
ある。
ある。
【図７】図７は本発明装置の第１の製造方法の工程図で
ある。
ある。
【図８】図８は本発明装置の第２の製造方法の工程図で
ある。
ある。
【図９】図９は本発明装置の第２の製造方法の工程図で
ある。
ある。
【図１０】図１０は本発明装置の第２の製造方法の工程
図である。
図である。
【図１１】図１１は従来の半導体装置の部分断面図であ
る。
る。
Claims (3)
- 【請求項１】 基板の表面に形成されている第１の化
合物半導体からなる第１の半導体層と，該第１の半導体
層の上に形成されている第２の化合物半導体からなる第
２の半導体層と，該第２の半導体層の中に形成されてい
て，前記第１の化合物半導体及び前記第２の化合物半導
体とは異なる第３の化合物半導体からなり，キャリアの
走行方向に交差する方向の幅が前記第２の半導体層の深
さ方向に向けて広く構成されている動作層と，前記第２
の半導体層の表面に設備されておりかつ前記動作層に対
してショットキー接合しているゲート電極とを備えてい
ることを特徴とする半導体装置。 - 【請求項２】 前記第１の化合物半導体と前記第２の
化合物半導体とはいずれもノンド−プのＡｌＧａＡｓで
あり，前記第３の化合物半導体はＩｎＧａＡｓである請
求項１記載の半導体装置。 - 【請求項３】 前記動作層は隣接する動作層の間に所
定の間隔を持つように複数本設備されており，前記ゲー
ト電極は複数本の各動作層の中間部に交差するように配
置され，前記複数本の各動作層の一方の終端部にソース
電極を設備し，前記複数本の各動作層の他方の終端部に
ドレイン電極を設備してなることを特徴とする請求項１
または請求項２記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13505491A JP2902812B2 (ja) | 1991-06-06 | 1991-06-06 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13505491A JP2902812B2 (ja) | 1991-06-06 | 1991-06-06 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04359523A true JPH04359523A (ja) | 1992-12-11 |
| JP2902812B2 JP2902812B2 (ja) | 1999-06-07 |
Family
ID=15142836
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13505491A Expired - Fee Related JP2902812B2 (ja) | 1991-06-06 | 1991-06-06 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2902812B2 (ja) |
-
1991
- 1991-06-06 JP JP13505491A patent/JP2902812B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2902812B2 (ja) | 1999-06-07 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |