JPH04352240A - 情報処理装置 - Google Patents
情報処理装置Info
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- JPH04352240A JPH04352240A JP3127074A JP12707491A JPH04352240A JP H04352240 A JPH04352240 A JP H04352240A JP 3127074 A JP3127074 A JP 3127074A JP 12707491 A JP12707491 A JP 12707491A JP H04352240 A JPH04352240 A JP H04352240A
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- 230000006835 compression Effects 0.000 claims abstract description 25
- 238000007906 compression Methods 0.000 claims abstract description 25
- 230000010365 information processing Effects 0.000 claims description 76
- 238000001514 detection method Methods 0.000 abstract description 7
- 238000000034 method Methods 0.000 abstract description 3
- 230000007257 malfunction Effects 0.000 description 5
- 230000006870 function Effects 0.000 description 4
- 238000010586 diagram Methods 0.000 description 2
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は情報処理装置に関し、特
に信頼性を高めるため同一の機能を備えた２台の情報処
理装置により構成された情報処理装置に関するものであ
る。
に信頼性を高めるため同一の機能を備えた２台の情報処
理装置により構成された情報処理装置に関するものであ
る。
【０００２】
【従来の技術】図２に、この種の従来の情報処理装置の
一例を示す。この情報処理装置は２つの集積回路の情報
処理装置２０１，２０２と、それらに外部入出力信号線
２１０を通じて接続されたメモリなどの外部資源２１２
とにより構成されている。各情報処理装置２０１，２０
２は同じ構成となっており、それぞれ演算回路２０３、
メモリ、レジスタなどからなる内部資源２０４、比較回
路２０７、並びに入出力回路２０８を備えている。演算
回路２０３は内部資源２０４あるいは外部資源２１２を
アクセスして情報の処理を行い、各情報処理装置２０１
，２０２において同一の機能を果たす。
一例を示す。この情報処理装置は２つの集積回路の情報
処理装置２０１，２０２と、それらに外部入出力信号線
２１０を通じて接続されたメモリなどの外部資源２１２
とにより構成されている。各情報処理装置２０１，２０
２は同じ構成となっており、それぞれ演算回路２０３、
メモリ、レジスタなどからなる内部資源２０４、比較回
路２０７、並びに入出力回路２０８を備えている。演算
回路２０３は内部資源２０４あるいは外部資源２１２を
アクセスして情報の処理を行い、各情報処理装置２０１
，２０２において同一の機能を果たす。
【０００３】比較回路２０７は、それが組み込まれた情
報処理装置２０１または２０２の演算回路２０３の出力
信号と、もう一方の情報処理装置２０２または２０１の
演算回路２０３の出力信号とを比較するためのものであ
る。演算回路２０３の出力信号は入出力回路２０８およ
び外部入出力信号線２１０を通じて２つの情報処理装置
２０１，２０２の間で授受できるようになっているが、
この場合には、情報処理装置２０２の入出力回路２０８
は出力制御信号２０９によって常に入力状態となってお
り、情報処理装置２０２の比較回路２０７は、情報処理
装置２０１の演算回路２０３が外部資源２１２をアクセ
スするとき、その出力信号と、情報処理装置２０２の演
算回路２０３の出力信号とを比較する。そして、それら
が一致しない場合には、不一致検出信号を情報処理装置
２０２の外部に出力する。すなわち、２つの情報処理装
置のいずれかで不正動作が発生し、それらの動作が異っ
た場合にはそのことが検出され、不正動作の発生が通知
される。
報処理装置２０１または２０２の演算回路２０３の出力
信号と、もう一方の情報処理装置２０２または２０１の
演算回路２０３の出力信号とを比較するためのものであ
る。演算回路２０３の出力信号は入出力回路２０８およ
び外部入出力信号線２１０を通じて２つの情報処理装置
２０１，２０２の間で授受できるようになっているが、
この場合には、情報処理装置２０２の入出力回路２０８
は出力制御信号２０９によって常に入力状態となってお
り、情報処理装置２０２の比較回路２０７は、情報処理
装置２０１の演算回路２０３が外部資源２１２をアクセ
スするとき、その出力信号と、情報処理装置２０２の演
算回路２０３の出力信号とを比較する。そして、それら
が一致しない場合には、不一致検出信号を情報処理装置
２０２の外部に出力する。すなわち、２つの情報処理装
置のいずれかで不正動作が発生し、それらの動作が異っ
た場合にはそのことが検出され、不正動作の発生が通知
される。
【０００４】
【発明が解決しようとする課題】しかし、このような従
来の情報処理装置では、２つの演算回路２０３の出力信
号が比較されるのは、情報処理装置２０１の演算回路２
０３が外部資源２１２をアクセスする場合のみであるた
め、情報処理装置２０１，２０２が内部資源２０４だけ
を続けてアクセスするような動作を行った場合、不正動
作が発生してもそれが検出されるまでに時間がかかると
いう問題がある。そして、近年の集積回路はその規模が
ますます大きくなってきており、単一の集積回路の内部
に設けられるメモリあるいはレジスタといった資源も大
容量化している。従ってそのような集積回路では、外部
資源をアクセスする頻度が低く、不正動作が検出される
までの遅れ時間は一層、長いものとなる。その結果、不
正動作が通知されたときには、不正動作の原因となる動
作を起こした時点から内部状態は大きく変化してしまっ
ており、その段階で内部状態を観測しても、不正動作の
原因を特定することは極めて困難である。
来の情報処理装置では、２つの演算回路２０３の出力信
号が比較されるのは、情報処理装置２０１の演算回路２
０３が外部資源２１２をアクセスする場合のみであるた
め、情報処理装置２０１，２０２が内部資源２０４だけ
を続けてアクセスするような動作を行った場合、不正動
作が発生してもそれが検出されるまでに時間がかかると
いう問題がある。そして、近年の集積回路はその規模が
ますます大きくなってきており、単一の集積回路の内部
に設けられるメモリあるいはレジスタといった資源も大
容量化している。従ってそのような集積回路では、外部
資源をアクセスする頻度が低く、不正動作が検出される
までの遅れ時間は一層、長いものとなる。その結果、不
正動作が通知されたときには、不正動作の原因となる動
作を起こした時点から内部状態は大きく変化してしまっ
ており、その段階で内部状態を観測しても、不正動作の
原因を特定することは極めて困難である。
【０００５】本発明の目的は、このような問題を解決し
、内部資源がアクセスされる場合にも不正動作を早期に
検出できるようにした情報処理装置を提供することにあ
る。
、内部資源がアクセスされる場合にも不正動作を早期に
検出できるようにした情報処理装置を提供することにあ
る。
【０００６】
【課題を解決するための手段】本発明は、内部資源ある
いは外部資源をアクセスして同一の情報処理をそれぞれ
行う第１および第２の情報処理装置からなる装置におい
て、前記第１および第２の情報処理装置はそれぞれ、前
記内部資源のアクセスに関連した信号を、時系列的に圧
縮して出力する圧縮回路を備え、前記第２の情報処理装
置は、自装置の前記圧縮回路の出力信号と、前記第１の
情報処理装置の前記圧縮回路の出力信号とを比較し、そ
れらが一致しないとき所定の信号を出力する比較回路と
を備えたことを特徴とする。
いは外部資源をアクセスして同一の情報処理をそれぞれ
行う第１および第２の情報処理装置からなる装置におい
て、前記第１および第２の情報処理装置はそれぞれ、前
記内部資源のアクセスに関連した信号を、時系列的に圧
縮して出力する圧縮回路を備え、前記第２の情報処理装
置は、自装置の前記圧縮回路の出力信号と、前記第１の
情報処理装置の前記圧縮回路の出力信号とを比較し、そ
れらが一致しないとき所定の信号を出力する比較回路と
を備えたことを特徴とする。
【０００７】
【実施例】次に本発明の実施例について図面を参照して
説明する。図１に本発明による情報処理装置の一例を示
す。この装置は２つの集積回路の情報処理装置１０１，
１０２およびメモリなどの内部資源１１２により構成さ
れている。各情報処理装置１０１，１０２は同じ構成と
なっており、それぞれ演算回路１０３、メモリレジスタ
などの内部資源１０４、入出力回路１０８、比較回路１
０７、圧縮回路１０５、ならびに切換回路１０６を備え
ている。演算回路１０３は、内部資源１０４および外部
資源１１２をアクセスして情報の処理を行い、各情報処
理装置１０１，１０２において同一の機能を果たす。
説明する。図１に本発明による情報処理装置の一例を示
す。この装置は２つの集積回路の情報処理装置１０１，
１０２およびメモリなどの内部資源１１２により構成さ
れている。各情報処理装置１０１，１０２は同じ構成と
なっており、それぞれ演算回路１０３、メモリレジスタ
などの内部資源１０４、入出力回路１０８、比較回路１
０７、圧縮回路１０５、ならびに切換回路１０６を備え
ている。演算回路１０３は、内部資源１０４および外部
資源１１２をアクセスして情報の処理を行い、各情報処
理装置１０１，１０２において同一の機能を果たす。
【０００８】圧縮回路１０５は、適切な生成多項式にも
とづく並列入力−並列出力型のリニアフィードバック・
シフトレジスタにより構成され、演算回路１０３が内部
資源１０４をアクセスするとき出力する信号を、時系列
的に圧縮する。圧縮回路１０５は、このような圧縮処理
を、演算回路１０３の各動作サイクルごとに行う。切換
回路１０６は、演算回路１０３が外部資源１１２をアク
セスするときに出力する信号と圧縮回路１０５の出力信
号とを切り換えて出力するためのもので、演算回路１０
３が外部資源１１２をアクセスするときは、演算回路１
０３が外部資源１１２をアクセスするために出力した信
号を出力し、一方、演算回路１０３が外部資源１１２を
アクセスしない期間に、圧縮回路１０５の内容、従って
圧縮結果を表す出力信号を入出力回路１０８および比較
回路１０７に供給する。
とづく並列入力−並列出力型のリニアフィードバック・
シフトレジスタにより構成され、演算回路１０３が内部
資源１０４をアクセスするとき出力する信号を、時系列
的に圧縮する。圧縮回路１０５は、このような圧縮処理
を、演算回路１０３の各動作サイクルごとに行う。切換
回路１０６は、演算回路１０３が外部資源１１２をアク
セスするときに出力する信号と圧縮回路１０５の出力信
号とを切り換えて出力するためのもので、演算回路１０
３が外部資源１１２をアクセスするときは、演算回路１
０３が外部資源１１２をアクセスするために出力した信
号を出力し、一方、演算回路１０３が外部資源１１２を
アクセスしない期間に、圧縮回路１０５の内容、従って
圧縮結果を表す出力信号を入出力回路１０８および比較
回路１０７に供給する。
【０００９】比較回路１０７は自装置側の切換回路１０
６から供給される信号と、他装置の切換回路１０６から
入出力回路１０８及び外部入出力信号線１１０を通じて
供給される信号とを比較する。そして本実施例では、情
報処理装置１０２の比較回路１０７が、比較した信号が
一致しない場合には不一致検出信号１１１を情報処理装
置１０２の外部に出力し、不正動作が発生したことを通
知する。
６から供給される信号と、他装置の切換回路１０６から
入出力回路１０８及び外部入出力信号線１１０を通じて
供給される信号とを比較する。そして本実施例では、情
報処理装置１０２の比較回路１０７が、比較した信号が
一致しない場合には不一致検出信号１１１を情報処理装
置１０２の外部に出力し、不正動作が発生したことを通
知する。
【００１０】入出力回路１０８は、情報処理装置１０１
，１０２と外部資源１１２との間で、あるいは情報処理
装置１０１，１０２間で信号の授受を行うためのもので
ある。入出力回路１０８が信号を出力するか入力するか
は出力制御信号１０９によって制御される。そして本実
施例では、情報処理装置１０２の入出力回路１０８は、
情報処理装置１０１の演算回路１０３が外部資源をアク
セスする場合、および切換回路１０６が圧縮回路１０５
の内容を出力する場合に入力状態に設定され、逆に情報
処理装置１０１の入出力回路１０８はこれらの場合に出
力状態に設定されて、情報処理装置１０１の演算回路１
０３が外部資源１１２をアクセスするために出力した信
号あるいは情報処理装置１０１の圧縮回路１０５の出力
信号が、情報処理装置１０２の比較回路１０７に入力さ
れる。
，１０２と外部資源１１２との間で、あるいは情報処理
装置１０１，１０２間で信号の授受を行うためのもので
ある。入出力回路１０８が信号を出力するか入力するか
は出力制御信号１０９によって制御される。そして本実
施例では、情報処理装置１０２の入出力回路１０８は、
情報処理装置１０１の演算回路１０３が外部資源をアク
セスする場合、および切換回路１０６が圧縮回路１０５
の内容を出力する場合に入力状態に設定され、逆に情報
処理装置１０１の入出力回路１０８はこれらの場合に出
力状態に設定されて、情報処理装置１０１の演算回路１
０３が外部資源１１２をアクセスするために出力した信
号あるいは情報処理装置１０１の圧縮回路１０５の出力
信号が、情報処理装置１０２の比較回路１０７に入力さ
れる。
【００１１】次に動作を説明する。情報処理装置１０１
，１０２の演算回路１０３が外部資源１１２をアクセス
して情報処理を行う場合には、切換回路１０６は演算回
路１０３が出力する信号を入出力回路１０８および比較
回路１０７に供給し、従来の場合と同様に不正動作の検
出が行われる。すなわち、情報処理装置１０２の比較回
路１０７には情報処理装置１０２の演算回路１０３が出
力する信号が切換回路１０６を通じて供給され、そして
、情報処理装置１０１の演算回路１０３が外部資源１１
２をアクセスするために入出力回路１０８を通じて出力
した信号が、信号線１１０および情報処理装置１０２の
入出力回路１０８を通じて供給される。そして比較回路
１０５は供給された２つの信号を比較し、それらが一致
しなかった場合には不正動作が発生したことを示す不一
致検出信号を情報処理装置１０２の外部に出力する。
，１０２の演算回路１０３が外部資源１１２をアクセス
して情報処理を行う場合には、切換回路１０６は演算回
路１０３が出力する信号を入出力回路１０８および比較
回路１０７に供給し、従来の場合と同様に不正動作の検
出が行われる。すなわち、情報処理装置１０２の比較回
路１０７には情報処理装置１０２の演算回路１０３が出
力する信号が切換回路１０６を通じて供給され、そして
、情報処理装置１０１の演算回路１０３が外部資源１１
２をアクセスするために入出力回路１０８を通じて出力
した信号が、信号線１１０および情報処理装置１０２の
入出力回路１０８を通じて供給される。そして比較回路
１０５は供給された２つの信号を比較し、それらが一致
しなかった場合には不正動作が発生したことを示す不一
致検出信号を情報処理装置１０２の外部に出力する。
【００１２】一方、情報処理装置１０１，１０２の演算
回路１０３が内部資源１０４をアクセスして情報処理を
行う場合には、両情報処理装置１０１，１０２の圧縮回
路１０５は、演算回路１０３が内部資源１０４をアクセ
スするために出力した信号を、演算回路１０３の各動作
サイクルごとに時系列的に圧縮する。切換回路１０６は
圧縮回路１０５による圧縮結果を、演算回路１０３が外
部資源１１２に対するアクセスを行わない期間に、入出
力回路１０８および比較回路１０７に供給する。情報処
理装置１０２の比較回路１０７は、自装置側の圧縮回路
１０５からの信号を切換回路１０６から受け取り、情報
処理装置１０１の圧縮回路１０５からの信号を、情報処
理装置１０１の切換回路１０６、入出力回路１０８、信
号線１１０、ならびに情報処理装置１０２の入出力回路
１０８を通じて受け取り、それらを比較する。そしてそ
れらが一致しなかった場合には不正動作が発生したこと
を示す不一致検出信号を情報処理装置１０２の外部に出
力する。
回路１０３が内部資源１０４をアクセスして情報処理を
行う場合には、両情報処理装置１０１，１０２の圧縮回
路１０５は、演算回路１０３が内部資源１０４をアクセ
スするために出力した信号を、演算回路１０３の各動作
サイクルごとに時系列的に圧縮する。切換回路１０６は
圧縮回路１０５による圧縮結果を、演算回路１０３が外
部資源１１２に対するアクセスを行わない期間に、入出
力回路１０８および比較回路１０７に供給する。情報処
理装置１０２の比較回路１０７は、自装置側の圧縮回路
１０５からの信号を切換回路１０６から受け取り、情報
処理装置１０１の圧縮回路１０５からの信号を、情報処
理装置１０１の切換回路１０６、入出力回路１０８、信
号線１１０、ならびに情報処理装置１０２の入出力回路
１０８を通じて受け取り、それらを比較する。そしてそ
れらが一致しなかった場合には不正動作が発生したこと
を示す不一致検出信号を情報処理装置１０２の外部に出
力する。
【００１３】なお、この実施例では演算回路１０３が外
部資源１１２をアクセスしない期間に、圧縮回路１０５
の内容を切換回路１０６により情報処理装置の外部に出
力するようになっているが、演算回路１０３による外部
資源１１２のアクセスが連続する場合には、強制的に圧
縮回路１０５の内容を出力するサイクルを挿入するよう
にすることもでき、それによって不正動作を一層、早期
に検出することが可能となる。
部資源１１２をアクセスしない期間に、圧縮回路１０５
の内容を切換回路１０６により情報処理装置の外部に出
力するようになっているが、演算回路１０３による外部
資源１１２のアクセスが連続する場合には、強制的に圧
縮回路１０５の内容を出力するサイクルを挿入するよう
にすることもでき、それによって不正動作を一層、早期
に検出することが可能となる。
【００１４】
【発明の効果】以上説明したように本発明の情報処理装
置では、機能を二重化するために設けられた第１および
第２の情報処理装置が、それぞれ内部資源のアクセスに
関連した信号を時系列的に圧縮する回路を備え、その圧
縮結果を比較することによって不正動作の発生が検出さ
れる。従って、本発明の情報処理装置では、内部資源が
アクセスされるときに発生した不正動作も直ちに検出で
き、不正動作の早期検出が可能となる。
置では、機能を二重化するために設けられた第１および
第２の情報処理装置が、それぞれ内部資源のアクセスに
関連した信号を時系列的に圧縮する回路を備え、その圧
縮結果を比較することによって不正動作の発生が検出さ
れる。従って、本発明の情報処理装置では、内部資源が
アクセスされるときに発生した不正動作も直ちに検出で
き、不正動作の早期検出が可能となる。
【図１】本発明による情報処理装置の一例を示すブロッ
ク図である。
ク図である。
【図２】従来の情報処理装置の一例を示すブロック図で
ある。
ある。
１０１，１０２ 情報処理装置
１０３ 演算回路
１０４ 内部資源
１０５ 圧縮回路
１０６ 切換回路
１０７ 比較回路
１０８ 入出力回路
１１０ 外部入出力信号線
１１２ 外部資源
Claims (3)
- 【請求項１】内部資源あるいは外部資源をアクセスして
同一の情報処理をそれぞれ行う第１および第２の情報処
理装置からなる装置において、前記第１及び第２の情報
処理装置はそれぞれ、前記内部資源のアクセスに関連し
た信号を、時系列的に圧縮して出力する圧縮回路を備え
、前記第２の情報処理装置は、自装置の前記圧縮回路の
出力信号と、前記第１の情報処理装置の前記圧縮回路の
出力信号とを比較し、それらが一致しないとき所定の信
号を出力する比較回路とを備えたことを特徴とする情報
処理装置。 - 【請求項２】前記圧縮回路は、所定の生成多項式にもと
づく並列入力−並列出力型のリニアフィードバックシフ
トレジスタにより構成されていることを特徴とする請求
項１記載の情報処理装置。 - 【請求項３】前記内部資源はメモリあるいはレジスタに
より構成され、前記外部資源はメモリにより構成されて
いることを特徴とする請求項１記載の情報処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3127074A JPH04352240A (ja) | 1991-05-30 | 1991-05-30 | 情報処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3127074A JPH04352240A (ja) | 1991-05-30 | 1991-05-30 | 情報処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04352240A true JPH04352240A (ja) | 1992-12-07 |
Family
ID=14950934
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3127074A Pending JPH04352240A (ja) | 1991-05-30 | 1991-05-30 | 情報処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04352240A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014160483A (ja) * | 2008-12-31 | 2014-09-04 | Intel Corp | 装置、方法、及び、プロセッサ |
-
1991
- 1991-05-30 JP JP3127074A patent/JPH04352240A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014160483A (ja) * | 2008-12-31 | 2014-09-04 | Intel Corp | 装置、方法、及び、プロセッサ |
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