JPH04340866A - ビットマップ・ランレングス変換装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ビットマップデータを
ランレングスデータに変換するためのビットマップ・ラ
ンレングス変換装置に関する。

【０００２】

【従来の技術】従来、この種のビットマップ・ランレン
グス変換装置は、次のように変換処理を行っている。即
ち、例えば８ビット単位で順次入力されるビットマップ
データは、シフトレジスタでパラレル・シリアル変換さ
れる。そして、画素カウンタの更新回路は、ビットマッ
プデータが１ビット入力される度に画素カウンタを更新
すると共に、ビットマップデータが例えば白ドットから
黒ドットに切り替わるときに画素カウンタの値を始点レ
ジスタにロードし、白ドットから黒ドットに切り替わる
ときに（画素カウンタの値−１）を終点レジスタにロー
ドする。始点レジスタ及び終点レジスタは交互に読み出
され、ランレングスデータとして出力されることになる
。

【０００３】

【発明が解決しようとする課題】しかしながら、このよ
うな従来のビットマップ・ランレングス変換装置では、
ビットマップデータを１ビットずつ処理してランレング
スデータに変換しているので、変換に時間がかかるとい
う問題点がある。特に、図面サイズがＡ０，Ａ１と大型
の場合、数十Ｍビットの変換を行わなくてはならず、変
換処理にきわめて多大な時間を費やしてしまう。

【０００４】本発明は、このような点に鑑みてなされた
もので、ビットマップデータからランレングスデータへ
の変換処理を極めて高速に行うことが可能なビットマッ
プ・ランレングス変換装置を提供することを目的とする
。

【０００５】

【課題を解決するための手段】本発明に係るビットマッ
プ・ランレングス変換装置は、画素の位置を計数する画
素カウンタと、順次入力されるビットマップデータに基
づいて前記画素カウンタのカウント値を更新する更新手
段と、前記入力されたビットマップデータが第１の値か
ら第２の値に切り替わった時点での前記画素カウンタの
値を格納する始点レジスタと、前記入力されたビットマ
ップデータが前記第２の値から前記第１の値に切り替わ
った時点での前記画素カウンタの値から１を引いた値を
格納する終点レジスタと、これら始点レジスタ及び終点
レジスタに格納された値を交互にランレングスデータと
して出力する出力手段とを備えたビットマップ・ランレ
ングス変換装置において、順次入力される前記ビットマ
ップデータをｎビット（ｎは自然数）ずつ判定し全ての
ビットが等しい場合にこれを検出する検出手段を備え、
前記更新手段は、前記検出手段で前記ｎビットのデータ
が全て等しいことを検出した場合には前記画素カウンタ
にｎを加算するものであることを特徴とする。

【０００６】

【作用】本発明によれば、順次入力されるビットマップ
データをｎビットずつ判定し、全てのビットが等しい場
合には、画素カウンタの値にｎを加算するようにしてい
るので、画素カウンタを１ずつ更新する従来の方法に比
べ、ランレングスデータへの変換時間を１／ｎに短縮す
ることができる。通常の図面では、白ランと黒ランとが
１ドット乃至数ドットで交互に配置されるというケース
は殆どなく、白ランや黒ランが長く続くことが多い。こ
のため、殆どのケースでは連続するｎビットのデータが
等しくなることが予想されるので、ｎビットのまとまり
で処理される確率が高い。したがって、本発明によれば
、１／ｎの短縮効果が大きく現われ、ビットマップ・ラ
ンレングス変換処理の時間を従来よりも大幅に短縮する
ことが可能になる。

【０００７】

【実施例】以下、添付の図面を参照してこの発明の実施
例について説明する。図１は、この発明の一実施例に係
るビットマップ・ランレングス変換装置の構成を示すブ
ロック図である。

【０００８】ＣＰＵ等から順次与えられる８ビット長の
ビットマップデータＢＭは、ＦＩＦＯ（Ｆｉｒｓｔ　Ｉ
ｎ　Ｆｉｒｓｔ　Ｏｕｔ）１に一旦バッファリングされ
る。ＦＩＦＯ１に格納されたビットマップデータは、所
定のタイミングでレジスタ２にロードされる。レジスタ
２にロードされた８ビットのビットマップデータは、エ
ンコーダ３に入力される。

【０００９】エンコーダ３は、例えば図２に示すように
、８入力ＡＮＤゲート２１、８入力ＮＯＲゲート２２及
び８入力対１出力のシフトレジスタ２３を並列接続して
構成されている。ＡＮＤゲート２１は、入力された８ビ
ットのビットマップデータが全て“１”である場合に限
り“１”を出力する。ＮＯＲゲート２２は、入力された
８ビットのビットマップデータが全て“０”の場合に限
り“１”を出力する。シフトレジスタ１３は、シフトク
ロックＳＨＩＦＴに従って８ビットのビットマップデー
タをパラレル・シリアル変換する。このエンコーダ３か
らの３ビットの出力は、画素カウンタ５の更新手段を構
成するＰＡＬ（Ｐｒｏｇｒａｍｍａｂｌｅ　Ａｒｒａｙ
　Ｌｏｇｉｃ）４に供給されている。ＰＡＬ４は、エン
コーダ３の出力に基づいて画素カウンタ５を＋１又は＋
８し、シフトレジスタ２３にシフトクロック２を供給す
る。画素カウンタ５の出力は、始点レジスタ６に供給さ
れると共に、演算ＰＡＬ７を介して終点レジスタ８に供
給されている。演算ＰＡＬ７は、画素カウンタ５の値か
ら１を減算する演算を実行する。始点レジスタ６及び終
点レジスタ８に格納された始点データ及び終点データは
、ＦＩＦＯ９に交互に供給され、このＦＩＦＯ９を介し
て例えば３２ビットのランレングスデータＲＬとして外
部に出力されるようになっている。

【００１０】なお、画素カウンタ５の出力は、コンパレ
ータ１１にも供給されている。コンパレータ１１は、画
素カウンタ５の値がＣＰＵからレジスタ１０に書き込ま
れたドット数を超えたらＰＡＬ４に通知する。ＰＡＬ４
は、これに基づいて始点レジスタ６及び終点レジスタ８
にそれぞれＥＯＰ（Ｅｎｄ　ｏｆ　Ｐａｇｅ　）信号及
びＥＯＬ（Ｅｎｄ　ｏｆ　Ｌｉｎｅ　）信号を供給する
ものとなっている。

【００１１】次にこのように構成されたビットマップ・
ランレングス変換装置の動作を説明する。図３は、エン
コーダ３の出力値と画素カウンタ５への加算数、並びに
画素カウンタ５から各レジスタ６，８へのロードのタイ
ミングを示す状態遷移図である。

【００１２】図３において、各ノードの上段に記載され
た３ビットのコードは、エンコーダ３から出力されるコ
ードで、最上位ビットがＡＮＤゲート２１の出力、第２
ビットがＮＯＲゲート２２の出力、最下位ビットがシフ
トレジスタ２３の出力をそれぞれ示している。また、各
ノードの下段には画素カウンタ５への加算値が表示され
ている。さらに、各ノード間を接続する矢印のうち、実
線矢印は画素カウンタ値を始点レジスタ６にロードする
タイミング、二重実線矢印は画素カウンタ値−１を終点
レジスタ８にロードするタイミングを夫々示している。

【００１３】いま、図４に示すようなビットマップデー
タが入力された場合、次のような処理が行われる。先ず
、始めにＰＡＬ４から画素カウンタ５にクリア信号ＣＬ
Ｒが出力され、画素カウンタ５がリセットされる。続い
て、レジスタ２には、８ビットのビットマップデータ“
００００　００００　”がセットされる。このとき、エ
ンコーダ３の出力は“０１０　”となるので、ＰＡＬ４
は、画素カウンタ５に８を加算する。これにより、画素
カウンタ５の値は“８”となる。

【００１４】次に、レジスタ２には、８ビットのビット
マップデータ“００００　１１１１　”がセットされる
。このとき、エンコーダ３の出力は“０００　”となる
ので、ＰＡＬ４は、画素カウンタ５に１を加算すると共
に、シフトクロックＳＨＩＦＴをシフトレジスタ２３に
出力する。エンコーダ３の出力は４回のシフト操作の間
は変わらない。この間、画素カウンタ５は４回カウント
アップするので“１２”になる。この４回目のシフト操
作でエンコーダ３の出力は“０００　”から“００１　
”に切り替わるので、ＰＡＬ４は画素カウンタ５のカウ
ント値“１２”を始点レジスタ６にロードする。そして
、ＰＡＬ４は、画素カウンタ５に１に加算すると共に、
シフトクロックＳＨＩＦＴをシフトレジスタ２３に出力
する。エンコーダ３の出力は４回のシフト操作の間は変
わらない。この間、画素カウンタ５は４回カウントアッ
プするので“１６”になる。

【００１５】続いて、レジスタ２には、８ビットのビッ
トマップデータ“１１１１　１１１１　”がセットされ
る。このとき、エンコーダ３の出力は“１０１　”とな
るので、ＰＡＬ４は、画素カウンタ５に８を加算する。 これにより、画素カウンタ５の値は“２４”となる。次
も同様に、レジスタ２には、８ビットのビットマップデ
ータ“１１１１　１１１１　”がセットされ、エンコー
ダ３の出力は“１０１　”のままであるため、ＰＡＬ４
は、画素カウンタ５に８を加算して、画素カウンタ５の
値は“３２”となる。

【００１６】更に、次のビットマップデータ“１０００
　００００　”がレジスタ２にセットされると、エンコ
ーダ３の出力は“００１　”に切り替わるので、ＰＡＬ
４は、画素カウンタ５のカウント値を＋１してシフトレ
ジスタ２３をシフトする。これにより、画素カウンタ５
の値は“３３”となる。シフトレジスタ２３がシフトす
ると、エンコーダ３の出力が“０００　”に切り替わる
ので、終点レジスタ８には、画素カウンタ５の値から１
を引いた“３２”がロードされることになる。このよう
な処理を行うことにより、同一データが８ビット連続し
ている場合の画素カウンタ５の更新操作が処理を、１ビ
ットずつ画素カウンタ５を更新操作する従来の場合に比
べ、１／８の時間に短縮することができる。従って、こ
の装置によれば、８ビット以上のビットマップデータが
多く含まれていればいるほど処理速度が向上するという
効果がある。

【００１７】なお、本発明は上述した実施例に限定され
るものではない。上記実施例では、８ビット単位でビッ
トマップデータを処理するようにしたが、１６ビットや
３２ビット単位で処理するようにしてもよい。この場合
、画素カウンタ３は、それぞれ一度に１６又は３２だけ
加算するようにすればよい。また、ランレングスデータ
として始点データとそのラン長とが必要な場合には、終
点カウンタ値＋１から始点カウンタ値を減算してランレ
ングスデータを生成すればよい。

【００１８】

【発明の効果】以上述べたように、本発明によれば、順
次入力されるビットマップデータをｎビットずつ判定し
、全てのビットが等しい場合には、画素カウンタの値に
ｎを加算するようにしているので、画素カウンタを１ず
つ更新する従来の方法に比べ、ランレングスデータへの
変換時間を大幅に短縮することが可能になる。

【図面の簡単な説明】

【図１】　　本発明の一実施例に係るランレングス・ビ
ットマップ変換装置のブロック図である。

【図２】　　同変換装置におけるエンコーダのブロック
図である。

【図３】　　同変換装置の動作を示す状態遷移図である
。

【図４】　　ビットマップデータの一例を示す模式図で
ある。

【符号の説明】

１，９…ＦＩＦＯ、２，１０…レジスタ、３…エンコー
ダ、４…ＰＡＬ、５…画素カウンタ、６…始点レジスタ
、７…演算ＰＡＬ、８…終点レジスタ、１１…コンパレ
ータ。

Claims (1)

【特許請求の範囲】
1. 【請求項１】　　画素の位置を計数する画素カウンタと
   、順次入力されるビットマップデータに基づいて前記画
   素カウンタのカウント値を更新する更新手段と、前記入
   力されたビットマップデータが第１の値から第２の値に
   切り替わった時点での前記画素カウンタの値を格納する
   始点レジスタと、前記入力されたビットマップデータが
   前記第２の値から前記第１の値に切り替わった時点での
   前記画素カウンタの値から１を引いた値を格納する終点
   レジスタと、これら始点レジスタ及び終点レジスタに格
   納された値を交互にランレングスデータとして出力する
   出力手段とを備えたビットマップ・ランレングス変換装
   置において、順次入力される前記ビットマップデータを
   ｎビット（ｎは自然数）ずつ判定し全てのビットが等し
   い場合にこれを検出する検出手段を備え、前記更新手段
   は、前記検出手段で前記ｎビットのデータが全て等しい
   ことを検出した場合には前記画素カウンタにｎを加算す
   るものであることを特徴とするビットマップ・ランレン
   グス変換装置。