JP3028122U - ランレングス符号の並列処理装置 - Google Patents

Abstract

(57)【要約】 【課題】 画像データ処理装置に於けるランレングス符
号の並列処理を実現し、画像データ圧縮効率とデータ伝
送速度を向上させることを目的とする。 【解決】 画像データをワード単位で並列に入力し、最
初にそのワード内にラン開始ビットもラン終了ビットが
存在するか否かを並列に検出し、共に存在しないことが
検出されるとＣＰＵに対して次のワードを入力するよう
に通知し、ラン開始ビットおよびラン終了ビットが検出
されると、その結果を画像データの列内位置に変換して
並列に記憶装置に格納し、ＣＰＵが更に別の画像処理を
行う際にアクセス出来るようにしている。またラン開始
ビットの総数に相当する、切り替わり数も得られるよう
に構成されている。

Description

【考案の詳細な説明】

【０００１】

【産業上の利用分野】

本考案は画像データの圧縮に関わり、更に詳細にはランレングス符号を並列処 理する新規なアーキテクチャに関する。

【０００２】

【従来の技術】

画像処理分野ではデータに含まれる情報を更に少ないメモリ領域に格納し、よ り早い速度で伝送できるように画像データを圧縮する必要性が存在する。画像デ ータは画像データの多くの列から構成されており、画像データの各々の列はスキ ャナの走査線で走査された書類上の情報に対応している。画像データの各々の列 は多くのビットで構成され、各々は走査線上のひとつの画素に対応する。通常二 進数で１のレベルのビットは、黒色または書類上の印刷情報を表わす黒画素に対 応し、二進数で零のビットは、白または書類上の背景情報を表わす白画素に対応 している。画像データのひとつの列はラン、すなわち同一値の信号連なり、に分 割される。従来、印刷情報を表わす黒色ランはランレングス符号ワードで表現さ れており、これは列内でそのランが開始される位置を示すラン開始アドレス、お よびランを構成する信号数とで構成されているので、元の画像データの一列は画 像データ圧縮のオブジェクトを実現するベクトル化されたデータに変換できる。

【０００３】 ランレングス符号処理装置は黒色と判定される元画像データビット、いわゆる ワードを処理するように設計されている。従ってその信号値がワード内の先行ビ ットの値と異なる、変化ビット位置が最初に計算され、ランレングスが決定され る。これらの入力ランレングスから、処理装置は符号テーブルメモリのアドレス を生成し、符号テーブルメモリを参照して適切な符号ワードを生成する。符号解 読時にはデコーダは入力符号ワードから符号テーブルメモリのアドレスを生成し 、符号テーブルメモリを参照してランレングスを生成する。この手法の一例はＨ ＩＴＡＣＨＩのＤＩＣＥＰ（Ｄｏｃｕｍｅｎｔ Ｉｍａｇｅ Ｃｏｍｐｒｅｓｓ ｉｏｎ ａｎｄ Ｅｘｐａｎｓｉｏｎ Ｐｒｏｃｅｓｓｏｒ：書類画像圧縮並 びに再生処理装置）、ＨＤ６３０８５である。

【０００４】 残念ながらこのアルゴリズムをソフトウェア技術の符号化および符号解読に基 づいて実行するためにはコンピュータの処理時間がかかり過ぎる。

【０００５】

【考案の目的と要約】

本考案は、各々が画像データのひとつの列内の黒色ランのラン開始列アドレス およびラン終了列アドレスで表現されるランレングス符号の並列処理アーキテク チャを目指している。我々の考案に於けるランレングス符号の定義は従来からの ものとは異なっているが、ベクトル化により画像データの圧縮を行うという目的 は同じである。我々の考案に依れば、画像データはＣＰＵからワード単位でロー ドされ、ＣＰＵの介在を受けることなくワード内の全ての黒色ランのラン開始お よびラン終了ビットが並列に検出され、次に画像データの列内のラン開始および ラン終了アドレスに変換され、更に別の画像処理を実行する際にＣＰＵがラン開 始およびラン終了列アドレス、すなわちランレングス符号にアクセスできるよう に、これらは先入れ先出し（ＦＩＦＯ：Ｆｉｒｓｔ Ｉｎ Ｆｉｒｓｔ Ｏｕｔ ）レジスタ内の二つのパイプラインに直列に格納される。

【０００６】 本考案の特徴はまた、画像データの列内で白から黒情報への総変化数、すなわ ち黒色ランの総数として定義される切り替わり数を素早く得るためのリップル計 数器を含むことである。切り替わり数は、例えば分割および特徴抽出といった画 像処理技術では重要なパラメータであり、従来はソフトウェア技術によって遅い 処理速度で導き出されていた。

【０００７】 本考案の更に別の特徴は、ワード内にラン開始ビットもラン終了ビットも共に 存在しないという状態を検出するためのラン検出器を含むことであり、これは割 り込み信号を発生しＣＰＵに対して次のワードの画像データをロードするように 情報を伝え、データ圧縮速度を改善している。ラン開始ビットはそれに先行する ビットが０でそれ自身の値が１のビットと定義され、ラン終了ビットはそれに先 行するビットが１でそれ自身の値が０であるビットとして定義される。

【０００８】 本考案の提案された実施例では、ランレングス符号の並列処理アーキテクチャ を実行するための方法並びに装置は： （１） 最初に装置メモリに格納されている画像データひとつの列の一ワード のビットを入力し、ポインタで画像データの列内のワード開始アドレスを表示す る； （２） ワード内のラン開始ビットの存在およびラン終了ビットの存在を並列 的に検出し、ラン開始ビットもラン終了ビットも共に存在しないことを検出する と、割り込み信号を発生しＣＰＵに対して後続の画像データをロードするように ラン検出器によって通知する； （３） ラン開始ビットの存在が検出されたときは、ワード内のラン開始レベ ルをラン開始レベル発生器によって並列に生成し、ラン開始ビットの各々を第一 二進数レベルで表わしワード内のその他のビットの各々を第二二進数レベルで表 わす； （４） ラン終了ビットの存在が検出されたときは、ワード内のラン終了レベ ルをラン終了レベル発生器によって並列に生成し、ラン終了ビットの各々を第一 二進数レベルで表わしワード内のその他のビットの各々を第二二進数レベルで表 わす；ラン開始レベルおよびラン終了レベルは並列的に生成される； （５） ラン開始レベルおよびラン終了レベルを、それぞれがワード内のラン 開始ビット位置に対応する、複数の検出されたラン開始ビット位置パルスと、そ れぞれがワード内のラン終了ビット位置に対応する、複数の検出されたラン終了 ビット位置パルスとに、それぞれ第一および第二符号化器によって二進数値符号 に変換する； （６） 各々がワード内のラン開始ビットの位置を表わすラン開始ビットアド レスをシリアルにまた、各々がワード内のラン終了ビットの位置を表わすラン終 了ビットアドレスをシリアルに、それぞれ第一および第二符号化器によつて二進 数値符号に生成するために第一および第二検出回路の出力を符号化する； （７） 第一および第二加算回路内に於て、それぞれ画像データの列内のラン 開始ビットおよびラン終了ビットのラン開始列アドレスおよびラン終了列アドレ スを生成するために、ラン開始ビットアドレスおよびラン終了ビットアドレスに ポインタからのワード開始アドレスを加算する； （８） ラン開始列アドレスおよびラン終了列アドレスをそれぞれＦＩＦＯレ ジスタの第一および第二パイプラインにシリアルに格納し、ＣＰＵがこれらのア ドレス、すなわちランレングス符号をアクセスして、さらに別の画像処理を可能 とする。 以上の手順で構成されている。

【０００９】

【実施例】

図１に於て、画像処理装置は書類上の情報を走査する事に依ってディジタル化 された画像データを引き出すためのスキャナ１と、文字列またはグラフィック情 報を表わすディジタル化された画像データを格納するための装置メモリＤＲＡＭ ２とを含む。中央処理装置（ＣＰＵ）の制御によって、次にディジタル化された 画像データはワード単位でランレングス符号並列処理アーキテクチャ３にロード され、画像データの列毎に並列にラン開始およびラン終了列アドレスで構成され るランレングス符号を生成する。画像処理技術の中で重要なパラメータである、 切り替わり数もまたランレングス符号並列処理アーキテクチャ３で導き出される 。中央処理装置４はランレングス符号および切り替わり数をランレングス符号並 列処理アーキテクチャ３から入力し更に別の画像処理、例えば光学式文字認識（ ＯＣＲ：Ｏｐｔｉｃａｌ Ｃｈａｒａｃｔｅｒ Ｒｅｃｏｇｎｉｔｉｏｎ）を実 施する。

【００１０】 図２はランレングス符号並列処理アーキテクチャ３のひとつの実施例のブロッ ク図である。このランレングス符号並列処理アーキテクチャ３は主としてふたつ のアドレス発生器３１および３２で構成されている：そのうちのひとつは画像デ ータのひとつの列内の全てのランのラン開始列アドレスを生成するためのもので あり、もう一方はラン終了列アドレスを生成するためのものである。ＣＰＵがひ とつのワードからなる画像データを、このランレングス符号並列処理アーキテク チャ３にロードした時、複数のＤ型フリップフロップ３０は画像データをラッチ し、その出力をラン検出器３３に伝送しそのワード内にラン開始ビットまたはラ ン終了ビットが存在するか否かの検出がなされる。ラン開始ビットはそのビット 値が１でそれに先行するビットが０のビットと定義され、ラン終了ビットはその ビット値が１でその後続ビットが０のビットと定義される。ワード内にひとつま たは複数のラン開始ビットが存在すると、アドレス発生器３１がラン検出器３３ によって処理を活性化される：ワード内にひとつまたは複数のラン終了ビットが 存在すると、アドレス発生器３２がラン検出器３３によって処理を活性化される 。ラン検出器３３がワード内にラン開始ビットもラン終了ビットも共に存在しな いことを認識した場合は、ふたつの発生器３１および３２は活性化される事なく 、ラン検出器３３はＣＰＵに対してさらに別の処理を遂行するために次のワード の画像データをロードするようにパルス信号を発生し通知する、これによってＣ ＰＵの待ち時間を削減し画像データ圧縮率を改善する。このアーキテクチャ３は 更に、画像データの列内の処理中ワードの第一ビットの位置であるワード開始ア ドレスを指し示すためのポインタ３４を有する。ＣＰＵに対して次のワードのロ ードを通知するためのラン検出器３３からの中央信号は、ポインタ３４を制御す るための信号と同一である。

【００１１】 二つの発生器３１および３２のハードウェア構成および動作原理は非常によく 似ている。ラン開始列アドレス発生器３１はラン開始レベル発生器３１１、検出 回路３１２、符号化器３１４、加算回路３１６および先入れ先だしレジスタ３１ ８のパイプラインで構成されている。ラン終了アドレス発生器３２はラン終了レ ベル発生器３２１、検出回路３２２、符号化器３２４、加算回路３２６および先 入れ先だしレジスタ３２８のパイプラインで構成されている。本考案は更にリッ プル計数器３１７を有することを特徴としており、これは発生器３１内の検出回 路３１２または発生器３２内の検出回路３２２のどちらかに接続することが出来 、切り替わり数を導きだしている。

【００１２】 ポインタ３４はその内容を更新して後続のワードのワード開始アドレスを指し 示しているが、これはラン検出器３３がワード内にラン開始ビットおよびラン終 了ビットが無いかまたはワード内の全てのランのランレングス符号が全て生成さ れたという条件下で、ワードのビット数を元の内容に加えることに依って実行さ れる。ワードのビット数はコンピュータの格納単位に関連しており、４８，１６ ，または３２の値をとる。

【００１３】 ワードの画像データを並列に受信した際、ラン検出器３３は論理処理を実行し ビットが全て１であるかまたは０であるかの検出を行う。もしもそうで無い場合 は、処理中のワード内にラン開始ビットが存在するはずなので、ラン検出器３３ はラン開始レベル発生器３１１を活性化するための制御信号を発生する。もしも 処理中のワードのビットが全て１の場合は、先行ワードの最終ビット、フィード バックビット（ＦＤＢ）と定義される、が０という条件でワードの先頭ビットが ラン開始ビットとなる。従ってこの場合もまた、処理を実施するためにラン開始 レベル発生器３１１が活性化されなければならない。従ってラン開始ビットの存 在を正確に検出するためには、ラン検出器３３に対して処理中のワードと共にビ ットＦＤＢも入力されなければならない。

【００１４】 同時に、ワード内にひとつまたは複数のラン終了ビットが存在する場合は、ラ ン検出器３３はラン終了レベル発生器３２１を活性化するための制御信号を生成 する。ワード内のビットが全て１または０で無い場合は、ワード内にラン終了ビ ットが存在するはずである。一方、処理中のワードのビットが全て０でＦＤＢが １の場合は、フィードバックビットがラン終了ビットである。処理中の実際のワ ードの最終ビットに関しては変わる可能性があるので、それがラン終了ビットで あるか否かは後続ワードの先頭データビットと比較するまで判定できない。

【００１５】 処理中ワードのビット値とＦＤＢとの間の関係およびラン開始ビットとラン終 了ビットの数は以下の表に列挙される。

【表１】 ──────────────────────────────────── ＦＤＢ 処理中ワードの ラン開始ビット数 ラン終了ビット数 画像データ ──────────────────────────────────── １ 全て１または０で無い 判定必要 判定必要 ０ 全て１または０で無い 判定必要 判定必要 １ 全て１ ０ ０ １ 全て０ ０ １（ＦＤＢ） ０ 全て１ １ ０ ０ 全て０ ０ ０ ────────────────────────────────────

【００１６】 上記の表より、ＦＤＢおよび処理中ワードの画像データのビット値が全て０か または全て１の場合はラン開始ビットもラン終了ビットも存在しないことが判る 。その様な条件下では、ラン検出器３３は割り込み信号を送信してＣＰＵに対し て更に処理を継続するために後続のワードをロードするように通知し、またポイ ンタ３４のワード開始アドレス内容を更新する、これによって非常に多くの処理 時間がそれ以外の場合よりも節約できる。割り込み信号が生成されると、処理中 ワードの最終ビットがフィードバックビットとしてラッチされ後続ワードと共に 処理される。

【００１７】 ラン開始レベル発生器３１１はラン検出器３３によって活性化される論理回路 であって、これはまたＮビットワードの画像データを並列にＦＤＢと共に受信し 、論理操作を実行してラン開始ビットを判定し、ラン開始ビットを第一二進数レ ベルとして示し、ワード内のその他のビットを第二二進数レベルとして示す。論 理式は以下のように示される。

【００１８】

【数１】 ＳＴ_n ＝／ＤＢ_n-1 ＊ＤＢ_n ， ０≦ｎ≦Ｎ−１ （１）

【００１９】 ここでＤＢ_n-1 およびＤＢ_n はワード内で連続する任意の二つのビットであり 、ＤＢ_n-1 が前者、ＤＢ_n が後者である、ＳＴ_n はラン開始レベルの第ｎ番目ビ ットの二進数レベル値であり、記号“＊”はＡＮＤ論理操作を表わし、“／”は 反転論理操作を表わしている。計算結果は下記の表から判る。

【００２０】

【表２】 ──────────────────── ＤＢ_n-1 ＤＢ_n ＳＴ_n ──────────────────── ０ ０ ０ ０ １ １ １ ０ ０ １ １ ０ ────────────────────

【００２１】 表に示されるようにＤＢ_n-1 が０でＤＢ_n が１の時のみラン開始レベルのビッ トＳＴ_n は高レベルを有する。これは情報が白から黒へ変化したときのみで有る ことを意味しており、これはラン開始ビットと呼ばれる黒画素のビットに対応し ラン開始レベル内で１の値を有する。

【００２２】 ラン開始レベル発生器で並列に発生された後、ラン開始レベル（ＳＴ_n ，０≦ ｎ≦Ｎ−１）は検出回路３１２に転送される。検出回路３１２はパルス処理回路 ３５０を含んでおり、これは新規なデータフローハードウェア構造として接続さ れており、これによって並列な入力ラン開始レベルがそれぞれがひとつのワード 内のラン開始ビットの位置に対応するラン開始ビット位置パルスに変換されるこ とが出来る。検出回路３１２はまたＤ型フリップフロップを含み、符号化の為に ラン開始ビット位置パルスの検出を行っている。

【００２３】 次に検出回路３１２からの出力は符号化器３１４に転送されこれらをシリアル な二進数値符号の形式で、各々がワード内でラン開始ビットの相対位置を表わす ラン開始ビットアドレスに符号化する。次に加算回路３１６によって、ひとつの ワード内のシリアル・ラン開始ビットアドレスにポインタ３４からのワード開始 アドレスが加算され、この様にして画像データ内のラン開始列アドレスが導き出 される。最終的に画像データ列内のラン開始列アドレスはシリアルに先入れ先だ しレジスタ３１８のパイプラインに入力され、ＣＰＵがさらに別の画像処理を行 うためにこれらのアドレス、ベクトル化された画像データにアクセス出来るよう にしている。

【００２４】 リップル計数器３１７を検出回路３１２に接続して、検出回路３１２からの検 出されたパルス出力を計数することにより切り替わり数を導き出すことができる 。

【００２５】 ラン開始列アドレス発生器３１の動作原理は、ラン終了アドレスの代りにラン 開始アドレスが処理されることを除いて、ラン終了列アドレス発生器３２と対応 する。

【００２６】 ラン検出器３３によって活性化された時、論理回路であるラン終了レベル発生 器３２１は、論理処理を実行してラン終了ビットを検出しラン終了レベルを発生 する。ラン検出器３３で実施されるラン終了ビットを検出するための論理式は以 下のように示される。

【００２７】

【数２】 ＥＮ_n ＝ＤＢ_n-1 ＊／ＤＢ_n ， ０≦ｎ≦Ｎ−１ （２）

【００２８】 ここでＥＮ_n-1 はＦＤＢに対応するラン終了レベルである。画像データビット に対応するラン終了レベルはそのビット値を先行のビット値と比較することに依 って判定できるので、処理中ワードの最終ビットに対応するラン終了レベルの極 性は次のワードがロードされるまで判定することはできない。論理式（２）の真 偽値表は次のように示される。

【００２９】

【表３】 ──────────────────── ＤＢ_n-1 ＤＢ_n ＥＮ_n-1 ──────────────────── ０ ０ ０ ０ １ ０ １ ０ １ １ １ ０ ────────────────────

【００３０】 ラン開始列アドレス発生器３１の動作手順と同様に、ラン終了列アドレス発生 器３２内のラン終了レベル発生器３２１出力は次に検出回路３２２に転送される 。符号化器３２４および加算回路３２６を通して、画像データ内のラン終了列ア ドレスがシリアルに導き出され、先入れ先だしレジスタ３２８のパイプラインに 入力され、ＣＰＵがさらに別の画像処理を行うためにアクセス出来るようにして いる。

【００３１】 ワード内の全てのランのラン開始およびラン終了列アドレスが全てシリアルに 生成されたとき、またはラン検出器３３がワード内にラン開始ビットもラン終了 ビットも共に存在していないことを検出したとき、ＣＰＵに対して通知する信号 が発生され、更に別の処理を行うために次のワードのデータビットをロードし、 処理中ワードの最終ビットをフィードバックビットとしてラッチさせる信号が生 成される。

【００３２】 １６ビットＣＰＵを用いた場合の好適方法が、図３から図８に主としてラン開 始アドレスを発生させる手順を参考に示されている。

【００３３】 図３に於て、ひとつのワードの１６画素画像データ、ＳＤ₀ からＳＤ₁₅はＣＰ Ｕから複数のＤ型フリップ・フロップ３０にデータバス可能化信号／ＤＢＥによ ってロードされる。この処理アーキテクチャ３の可能化信号である。可能化ラン アドレス信号／ＥＲＡによって画像データビットＳＤ₀ からＳＤ₁₅はラッチされ 、／ＤＢ₀ から／ＤＢ₁₅として出力されこれらはラン検出器３３に入力される。

【００３４】 図４はラン検出器３３の論理回路図である。ＣＰＵ書き込み信号から生成され たパルスである、ＤＢＥＮはこの回路の可能化制御信号である；そしてフィード バックビット、ＦＤＢは前回処理ワードの最終ビットである。ワードの１６ビッ トの反転レベル、／ＤＢ₀ から／ＤＢ₁₅がゲート３３１およびＡＮＤゲート３３ ２に同時に入力され、１６ビットが全て１であるかまたは０であるかの検出を行 う。ゲート３３１および３３２の出力はＥＸＮＯＲゲート３３３に入力される。 次にＥＸＮＯＲゲート３３３の出力はＡＮＤゲート３３４に入力され、可能化パ ルス信号ＤＢＥＮとのＡＮＤ論理演算が実施される。上述のゲート３３１から３ ３４を通して、ワードのデータビットが全て１または０で無い場合は、ＡＮＤゲ ート３３４の出力端子にパルス信号Ａ０１が生成される。／ＤＢ₀ から／ＤＢ₁₅ もまたＮＯＲゲート３３５に入力される。ＡＮＤゲート３３６は、ＮＯＲゲート ３３５出力、／ＦＤＢの反転レベル信号、およびパルス信号ＤＢＥＮとのＡＮＤ 演算を実行し、／ＤＢ₀ から／ＤＢ₁₅が全て低レベルで／ＦＤＢが高レベルの条 件、すなわちフィードバックビットが０でワードのデータビットが全て１の条件 下で正のパルス信号Ｃ０１を生成する。ＡＮＤ論理ゲート３３７は、ＦＤＢレベ ル信号と、ＡＮＤゲート３３２出力、それにパルス信号ＤＢＥＮとのＡＮＤ演算 を実行し、／ＤＢ₀ から／ＤＢ₁₅が全て高レベル信号で／ＦＤＢが低レベルの条 件、すなわちフィードバックビットが１でワードのデータビットが全て０の条件 下で正のパルス信号Ｃ１０を生成する。最後にＯＲゲート３３８はゲート３３４ および３３６からの出力に対してＯＲ論理演算を実行し、ワード内にひとつまた はいくつかのラン開始ビットが存在するときに正のパルス信号ＳＴＷＲ１を出力 する。ＯＲゲート３３９はゲート３３４および３３７からの出力に対してＯＲ論 理演算を実行し、ワード内にひとつまたはいくつかのラン終了ビットが存在する ときに正のパルス信号ＳＴＷＲ２を出力する。パルス信号ＳＴＷＲ１およびＳＴ ＷＲ２はそれぞれ、ラン開始アドレス発生器３１およびラン終了アドレス発生器 ３２を活性化するための制御信号である。さきに述べた五つのパルス信号を生成 するための論理式およびそれらの論理値表を以下に示す：

【００３５】

【数３】

【数４】 CO1= /FDB*DB₀ * DB₁ * …* DB₁₅ *DBEN （４）

【数５】 C10=/FDB*/DB₀ */DB₁ * …*/DB₁₅ *DBEN （５）

【数６】 STWR1=AO1+C01 （６）

【数７】 STWR2=A01+C10 （７）

【００３６】

【外１】

【００３７】

【表４】 ─────────────────────────────────── FDB DB ₀からDB₁₅ A01 CO1 C10 STWR1 STWR2 ─────────────────────────────────── 0 全てが１または０では無い 1 0 0 1 1 1 全てが１または０では無い 1 0 0 1 1 0 全て０ 0 0 0 0 0 0 全て１ 0 1 0 1 0 1 全て０ 0 0 1 0 1 1 全て１ 0 0 0 0 0 ───────────────────────────────────

【００３８】 上記の論理値表に示すように、ＦＤＢおよびＤＢ₀ からＤＢ₁₅がすべて１また はすべて０の時、すなわちＦＤＢおよびワードの中にラン開始ビットもラン終了 ビットも共に無い場合は、ラン検出器３３はパルス信号ＡＡをＣＰＵに送信し、 ＣＰＵが処理を続行するために後続のワードの画像データをロード出来るように する。そのパルス信号を生成する論理式は以下の通りである：

【００３９】

【数８】 AA= （/FDB*/DB₀ */DB₁ * …*/DB₁₅*DBEN ）+ （FDB*DB₀ *DB₁ * … *DB₁₅ * DBEN） （８）

【００４０】 論理ゲート３４０，３４１および３４２は制御信号ＡＡを生成するために具備 されている。

【００４１】 次に図５のラン開始レベル発生器３１１を参照する。ここで反転ラン開始レベ ル／ＳＴ₀ から／ＳＴ₁₅は／ＦＤＢ，／ＤＢ₀ から／ＤＢ₁₅に基づいて並列に生 成される。この発生器３１１はパルス信号ＳＴＷＲ１で活性化される論理回路で あって、１６段で構成されている、その各々はＥＸＯＲゲート５１、ＮＡＮＤゲ ート５２およびＤ型フリップフロップ５３を含む。ビットＤＢ_n-1 はＥＸＯＲゲ ート５１（ｎ）に後続のビットＤＢ_n と一緒に入力される。このＥＸＯＲゲート ５１（ｎ）をＮＡＮＤゲート５２（ｎ）に対して再びＤＢ_n および可能化パルス 信号ＳＴＷＲ１と共に接続することにより、ＤＢ_n-1 が０そしてＤＢ_n が１の時 に出力端子５２（ｎ）に負のパルスが出力される；その他の場合は出力端子５２ （ｎ）は高レベル信号を出力する。ＳＴＷＲ１の遅れ反転パルス信号である、／ ＳＴＷＲ１によってＤ型フリップフロップ５３（ｎ）は５２（ｎ）から負のパル ス信号をラッチして低レベル信号を出力し、５２（ｎ）からの高レベル信号では 出力を保持する。従って反転ラン開始レベル、ＳＴ_n （０≦ｎ≦１５）が５３（ ｎ）の出力端子に出力される。この論理回路の論理式は先の式（１）と等価であ って次のように表わされる：

【００４２】

【数９】

【００４３】

【外２】

【００４４】 ラン終了レベル発生器３２１もまた論理回路であって、ビットＤＢ_n-1 はまた 後続ビットＤＢ_n と共にＥＸＯＲゲートに入力されるが、ここではＥＸＯＲゲー トはＮＡＮＤゲートに対してラン開始レベル発生器３１１の場合のようにＤＢ_n と共にでは無くＤＢ_n-1 と一緒に接続されている。この論理回路３２１はラン検 出器３３からのパルス信号ＳＴＷＲ２によって活性化され、反転ラン終了レベル 信号／ＥＮ_n を出力する。従ってこの発生器３２１で実行される論理式は以下の ように表わされる：

【００４５】

【数１０】

【００４６】 これは先の式（２）と等価な式である。

【００４７】 反転ラン開始レベル、／ＳＴ₀ から／ＳＴ₁₅は次に図６に示されるように、検 出回路３１２に転送される。この検出回路３１２は１６段で構成されており、そ の各々はパルス発生用のＮＡＮＤゲート６１、Ｄ型フリップフロップ６７および 、ＮＡＮＤゲート６３，６４と反転器６２とで構成されたパルス処理回路とを含 んでいるが、第一段は例外的にＮＡＮＤゲートの代わりに反転器６１（０）を使 用し、最終段はＮＡＮＤゲート６４無しである。連続する全ての二つの段は第（ ｎ−１）段内の二つのＮＡＮＤゲート６３（ｎ−１）、６４（ｎ−１）の出力端 子を、第（ｎ）段のＮＡＮＤゲート６１に接続することに依って連結されている 。

【００４８】 ＥＲＡレベル信号はこの回路３１２の可能化信号であり、／ＤＴＷは／ＳＴＷ Ｒ１を遅らせた信号である。この負パルス信号／ＤＴＷは正の信号（Ｓ₀ ）を得 るために反転器６１（０）で反転されている。Ｓ₀ はパルス処理回路のＮＡＮＤ ゲート６３（０）および６４（０）に転送される。／ＳＴ₀ レベル信号は６４（ ０）へ送られるのと同時に、反転器６２（０）を通して６３（０）にも送られる 。もしもＳＴ₀ が低レベル信号、すなわちこれはラン開始ビットに対応する、の 場合は６３（０）の出力は負パルス／ＤＷ₀ となり、６４（０）の出力は高レベ ル信号を維持するであろう。この反対にもしも／ＳＴ₀ が高レベル信号の場合は ６３（０）の出力端子には依然高レベル信号が存在し、６４（０）の出力端子に は負パルスが出力される。６３（０）および６４（０）の出力端子は次段のＮＡ ＮＤゲート６１（１）に接続される。ふたつのＮＡＮＤゲート６３（０）および ６４（０）からＮＡＮＤゲート６１（１）には必ずひとつ、唯ひとつの負パルス が送られるので、６１（１）の出力端子には正パルスＳ₁ が発生されなければな らない。Ｓ₁ パルス信号はＳ₀ が、二つの段の間の特別な内部接続のパルス伝送 経路の為に遅らされた信号であって、Ｓ₁ は／ＤＷ₁ の出力を決定するために６ １（１），６３（１）および６４（１）で構成されたパルス処理回路を活性化し 続ける。

【００４９】 一般的に言って、検出回路３１２の第ｎ番段内の６１（ｎ）ＮＡＮＤゲートは 、前段のパルス処理回路からの出力を受信し正パルスＳ_n を生成する。Ｓ_n パル ス信号はＮＡＮＤゲート６３（ｎ）に送られると同時に、ＮＡＮＤゲート６４（ ｎ）にも送られる。ラン開始レベル発生器３１１からの、この／ＳＴ_n レベル信 号は６３（ｎ）および６４（ｎ）の出力を決定する。もしも／ＳＴ_n がラン開始 ビットに対応するときは、出力端子６３（ｎ）に負パルス信号／ＤＷ_n が出力さ れる；その他の場合は、６３（ｎ）の出力は高レベルを維持する。ひとつの段か らその後続段へのパルス伝送路はデータフロー・ハードウェア構造を形成して、 並列のラン開始レベル入力がワード内のラン開始ビットの位置に対応するパルス に変換される。論理回路に組み込まれているデータフロー構造は本考案の特徴で ある。検出回路３１２の各々の段はＤ型フリップフロップ６７（ｎ）を含み、こ れは６３（ｎ）の出力に接続されている。／ＴＣＫクロック信号と、Ｓ₀ からＳ ₁₅ までの遅れ反転パルス信号のＯＲ加算値とによって、６７（ｎ）の／Ｑ端子は １６段で構成されるＤＰ_n 信号を出力できる。もしも／ＳＴ_n が低レベル信号で 、ラン開始ビットに対応する場合はＤＰ_n の第ｎ番目の状態は１でその他の状態 は全て０である。もしも／ＳＴ_n が高レベル信号の場合は、ＤＰ_n の１６個の状 態は全て０である。このようにして検出回路３１２はラン開始レベル入力を、各 々がひとつのワード内のラン開始ビットの位置を示すラン開始ビット位置パルス に、並列に変換する。

【００５０】 検出回路３１２からの出力信号である、ＤＰ₀ からＤＰ₁₅は次に１６−４符号 化器３１４に送られ、ここではＤＰ₀ からＤＰ₁₅を一連の１６進符号、ラン開始 ビットアドレスに符号化し、おのおのはＰＡ₀ からＰＡ₃ と表現され、ワード内 のラン開始ビット位置を示している。符号化器３１４で使用されているクロック 信号、／ＷＰＡは／ＴＣＫクロック信号を遅らせたものである。

【００５１】 同時に、ＤＰ₀ からＤＰ₁₅は、シリアル接続された１６個のＤ型フリップフロ ップを含んだリップル計数器３１７にも送られ、ここでひとつのワードのラン数 が導き出される。リップル計数器３１７は２¹⁶までの数を取り扱うことが出来て 、これは画像データのひとつの列内の全てのラン個数を累積し、この切り替わり 数パラメータをＣＰＵに伝送し、更に別の画像処理に役立てる。

【００５２】 図７は１６ビットポインタ３４を示しており、これもまた２¹⁶までの数を取り 扱うことが出来る。これは二つのＤ型フリップフロップ７１，７２とひとつの加 算器７３とで構成されている。ＡＨ₀ からＡＨ₃ は低レベルを表わす接地状態に あり、ＡＨ₄ は高レベルを表わすＶ_cc電圧に接続されているのでＡＨ₀ からＡＨ ₄ で数の１６を表わしている。画像データの一列内の処理中ワードのワード開始 アドレスは１６ビット、ＳＵＭ₀ からＳＵＭ₁₅で表現され、Ｄ型フリップフロッ プ７２に送られる。ふたつのフリップフロップ７１および７２は／Ｗ１６信号で 制御される。フリップフロップ７２はＢ₀ からＢ₁₅を、またフリップフロップ７ １はＡ₀ からＡ₄ を制御パルス信号／Ｗ１６によって加算器７３に出力し、Ａ₅ からＡ₁₅は接地状態にあってＡ₀ からＡ₁₅が全体で数値１６を表わすようにして いる。加算器７３内で加算された後、１６ビットのＳＵＭ₀ からＳＵＭ₁₅は画像 データの列内の後続ワードのワード開始アドレスを表わすように更新され、ラン 検出器３３が処理中ワード内にラン開始ビットも、ラン終了ビットと共に存在し ないことを検出した場合、またはワード内で全てが黒色のランの、ラン開始列ア ドレスおよびラン終了列アドレスが全て生成されたという条件の元で、／Ｗ１６ は生成される。／Ｗ１６を生成する論理式は次のように示される：

【００５３】

【数１１】 /W16:/AA*/ASW*/ASW'

【００５４】 ここで／ＡＳＷは負パルス信号で、ワード内の最終ラン開始ビットのラン開始 列アドレスが導き出されたときに生成される。／ＡＳＷ信号は／ＷＰＡの最終ク ロック信号の遅れから導き出される。同様に／ＡＳＷ’信号はパルス信号で、ワ ード内の最終ラン終了ビットのラン終了列アドレスが導き出されたときに生成さ れる。パルス信号／Ｗ１６もまたＣＰＵに対して後続ワードの画像データをロー ドするように伝える信号であり、また後続ワードでＤ型フリップフロップを通し て検出される為に、処理中ワードの最終ビットをＦＤＢとしてラッチさせるため の信号でもある。

【００５５】 ＳＵＭ₀ からＳＵＭ₁₅のビット値は図８に示されるように加算回路３１６に送 られる。加算回路３１６は加算器８１およびＤ型フリップフロップ８２を含む。 ／ＷＰＡクロック信号で制御される、Ｄ型フリップフロップ８２は符号化器３１ ４からラン開始ビットアドレスをシリアル符号入力ＰＡ₀ からＰＡ₃ として受け 取り、各々Ｐ₀ からＰ₃ で表わされるシリアル符号を加算器８１に出力する。Ｐ ₄ からＰ₁₅は全て接地状態である。加算器８１に於て、Ｐ₀ からＰ₁₅はワード内 のラン開始ビット位置を示しており、これらには処理中ワードのワード開始アド レスを示すポインタ３４からのデータＳＵＭ₀ からＳＵＭ₁₅が加算される。従っ て、各々ＡＳ₀ からＡＳ₁₅で示されるワード内の全てのランのラン開始アドレス が、シリアルに加算器８１の出力端子に導き出され、また先入れ先だしレジスタ ３１８のパイプラインにシリアルに格納される。

【００５６】 先入れ先だしレジスタのパイプラインは画像データのひとつの列の全てのラン 開始アドレスを保持可能なように設計できる。例えば、Ａ４判サイズの文書、す なわち２０．７×２９．９（センチ）、では文書が３００ｄｐｉ（ドット／イン チ：１１８ドット／センチ）のスキャナでスキャンされたとき画像データのひと つの列には約２４９０画素が存在する。この条件下では５１２段を備えたパイプ ラインレジスタ３１８であれば画像データの一列内の全てのランのラン開始列ア ドレスを保持するのに十分である。もしもパイプラインレジスタ３１８が満杯に なれば、／ＦＦ（満杯フラグ：Ｆｕｌｌ Ｆｌａｇ）信号がＣＰＵに送られ処理 される。

【００５７】 ラン終了列アドレス発生器３２に関して言えば、これはラン終了レベル発生器 ３２１、検出回路３２２、符号化器３２４、および加算回路３２６およびＦＩＦ Ｏレジスタ３２８のパイプラインを含み、その動作原理およびその構造は、アド レス発生器３１の各部に対応しており、ラン開始アドレスの代わりにラン終了ア ドレスが処理されている点のみが異なる。

【００５８】 リップル計数器は検出回路３１２で検出されたパルス出力を計数する事により 黒色ランの総数を計数する。検出されたパルスは提案された実施例では黒色ラン のラン開始ビットに対応しているので、ビットがすべてレベル信号に対応する白 色ランの総数を計数する事は出来ない。本考案による並列処理アーキテクチャが 白色ランのラン開始およびラン終了列アドレスを処理するものであれば、リップ ル計数器は従って白色ランの総数を計数するために使用される。

【００５９】 以上、今までランレングス符号を並列処理し、画像処理装置に於ける画像処理 用の切り替わり数パラメータを導出するための方法並びに装置の開示を行った。 更に提案された実施例の１６ビットＣＰＵの場合を詳細に提示したが、これは図 示のみを目的としたものであって、本考案を制限するものでは無い。

【提出日】平成８年３月２６日

【手続補正２】

【補正対象書類名】明細書

【補正対象項目名】０００７

【補正方法】変更

【補正内容】

【０００７】 本考案の更に別の特徴は、ワード内にラン開始ビットもラン終了ビットも共に 存在しないという状態を検出するためのラン検出器を含むことであり、これは割 り込み信号を発生しＣＰＵに対して次のワードの画像データをロードするように 情報を伝え、データ圧縮速度を改善している。ラン開始ビットはそれに先行する ビットが０でそれ自身の値が１のビットと定義され、ラン終了ビットはそれに後 続 するビットが０でそれ自身の値が１であるビットとして定義される。

【手続補正３】

【補正対象書類名】明細書

【補正対象項目名】００２２

【補正方法】変更

【補正内容】

【００２２】 ラン開始レベル発生器で並列に発生された後、ラン開始レベル（ＳＴ_ｎ，０≦ ｎ≦Ｎ−１）は検出回路３１２に転送される。検出回路３１２はパルス処理回路 ３５０を含んでおり、これは新規なデータフローハードウェア構造として接続さ れており、これによって並列な入力ラン開始レベルの複数が存在した場合でも、 それぞれがひとつのワード内のラン開始ビットの位置にそれぞれ対応する複数の ラン開始ビット位置パルスに変換されることが出来る。検出回路３１２はまたＤ 型フリップフロップを含み、符号化の為にラン開始ビット位置パルスの検出を行 っている。

【手続補正４】

【補正対象書類名】明細書

【補正対象項目名】００２７

【補正方法】変更

【補正内容】

【００２７】

【数２】 ＥＮ_ｎ−１ ＝ＤＢ_ｎ−１＊／ＤＢ_ｎ， ０≦ｎ≦Ｎ−１ （２）

【手続補正５】

【補正対象書類名】明細書

【補正対象項目名】００２８

【補正方法】変更

【補正内容】

【００２８】 ここでＥＮ_ｎ−１はＦＤＢに対応するラン終了レベルである。画像データビッ トに対応するラン終了レベルはそのビット値を後続のビット値と比較することに 依って判定できるので、処理中ワードの最終ビットに対応するラン終了レベルの 極性は次のワードがロードされるまで判定することはできない。論理式（２）の 真偽値表は次のように示される。

【手続補正６】

【補正対象書類名】明細書

【補正対象項目名】００４５

【補正方法】変更

【補正内容】

【００４５】

【数１０】

【手続補正７】

【補正対象書類名】明細書

【補正対象項目名】００４９

【補正方法】変更

【補正内容】

【００４９】 一般的に言って、検出回路３１２の第ｎ番段内の６１（ｎ）ＮＡＮＤゲートは 、前段のパルス処理回路からの出力を受信し正パルスＳ_ｎを生成する。Ｓ_ｎパル ス信号はＮＡＮＤゲート６３（ｎ）に送られると同時に、ＮＡＮＤゲート６４（ ｎ）にも送られる。ラン開始レベル発生器３１１からの、この／ＳＴ_ｎレベル信 号は６３（ｎ）および６４（ｎ）の出力を決定する。もしも／ＳＴ_ｎがラン開始 ビットに対応するときは、出力端子６３（ｎ）に負パルス信号／ＤＷ_ｎが出力さ れる；その他の場合は、６３（ｎ）の出力は高レベルを維持する。ひとつの段か らその後続段へのパルス伝送路はデータフロー・ハードウェア構造を形成して、 並列のラン開始レベル入力がワード内のラン開始ビットの位置に対応するパルス に変換される。論理回路に組み込まれているデータフロー構造は本考案の特徴で ある。検出回路３１２の各々の段はＤ型フリップフロップ６７（ｎ）を含み、こ れは６３（ｎ）の出力に接続されている。／ＴＣＫクロック信号と、Ｓ_０からＳ_１５ までの遅れ反転パルス信号のＯＲ加算値とによって、６７（ｎ）の／Ｑ端子 は１６段で構成されるＤＰ_ｎ信号を出力できる。もしも／ＳＴ_ｎが低レベル信号 で、ラン開始ビットに対応する場合はＤＰ_ｎの第ｎ番目の状態は１でその他の状 態は全て０である。もしも／ＳＴ_ｎが高レベル信号の場合は、ＤＰ_ｎの１６個の 状態は全て０である。このようにして検出回路３１２はラン開始レベル入力を、 各々がひとつのワード内のラン開始ビットの位置を示すラン開始ビット位置パル スに、並列に変換する。 このように、ラン開始ビット位置パルスは、ラン開始ビットの位置（つまり黒 ランの開始を示すラン開始ビットの当該ワード内における位置）を表すものであ って、図６の検出回路３１２によって生成されるものである。それに対してラン 開始レベルは、式（１）又は（９）を適用することによって図５の回路を利用し て決定されるものであって、ラン開始ビット位置パルスとは明らかに相違する。 同様に、ラン終了ビットの位置を表すラン終了ビット位置パルスと、式（１）又 は（９）を適用して得られるラン終了レベルとは互いに相違する。 また、１つのワード内に複数のラン開始レベルが存在する場合については、段 落２２において既に述べた。

【図面の簡単な説明】

【図１】本考案によるランレングス符号の並列処理アー
キテクチャを含む、画像処理装置のブロック図である。

【図２】ランレングス符号の並列処理アーキテクチャ実
施例の詳細ブロック図である。

【図３】ランレングス符号の並列処理アーキテクチャの
好適実施態様の一部を構成する複数のＤ型フリップフロ
ップのひとつを図式的に示している。

【図４】本考案によるランレングス符号の並列処理アー
キテクチャの好適実施態様の一部を構成するラン検出器
の論理回路図である。

【図５】本考案によるランレングス符号の並列処理アー
キテクチャの好適実施態様の一部を構成するラン開始レ
ベル生成器の論理回路図である。

【図６】本考案によるランレングス符号の並列処理アー
キテクチャの好適実施態様の一部を構成する検出回路の
論理回路図である。

【図７】本考案によるランレングス符号の並列処理アー
キテクチャの好適実施態様の一部を構成するポインタ３
４の論理回路図である。

【図８】本考案によるランレングス符号の並列処理アー
キテクチャの好適実施態様の一部を構成する加算回路３
１６の論理回路図である。

【符号の説明】

１ スキャナ ２ ダイナミックランダムアクセスメモリ ３ 並列ランレングス符号化器アーキテクチャ ４ 中央処理装置 ３０，６７（ｎ），７１，７２，８２ Ｄ型フリップフ
ロップ ３１ ラン開始列アドレス発生器 ３２ ラン終了列アドレス発生器 ３３ ラン検出器 ３４ ポインタ ７３，８１ 加算器 ３１１ ラン開始レベル発生器 ３１２ 検出回路

─────────────────────────────────────────────────────

【手続補正書】

【提出日】平成８年３月２６日

【手続補正１】

【補正対象書類名】明細書

【補正対象項目名】実用新案登録請求の範囲

【補正方法】変更

【補正内容】

【実用新案登録請求の範囲】

Claims (13)

【実用新案登録請求の範囲】
1. 【請求項１】 画像処理装置に於ける、画像データの一
   列内の黒色のランのラン開始列アドレスおよびラン終了
   列アドレスを並列に生成するための装置であって、画像
   データは中央処理装置の制御のもと、Ｎビットワードの
   単位でロードされ、装置メモリに記憶されており、ここ
   でＮはコンピュータの記憶単位に依存した整数である、
   前記装置が：処理中画像データのワードのワード開始ア
   ドレスを指し示すためのポインタと；前記ワードの画像
   データビットを受信し、前記ワード内にラン開始ビット
   の存在およびラン終了ビットの存在を並列に検出し、ラ
   ン開始ビットの存在を検出したときに第一信号を、また
   ラン終了ビットの存在を検出したときに第二信号を生成
   し、かつ前記第一および前記第二信号を同時に生成する
   ための検出装置と；処理中の前記ワードの前記画像デー
   タビットを受信し、前記第一信号の発生によって活性化
   されて、前記ワード内の各々のラン開始ビットを第一二
   進数レベルとして、またワード内のその他の各々のビッ
   トを第二二進数レベルとして表わすことで、ラン開始レ
   ベルを生成するラン開始レベル発生器と；処理中の前記
   ワードの前記画像デーダビットを受信し、前記第二信号
   の発生によって活性化されて、前記ワード内の各々のラ
   ン終了ビットを第一二進数レベルとして、またワード内
   のその他の各々のビットを第二二進数レベルとして表わ
   すことで、ラン終了レベルを生成するラン終了レベル発
   生器と；それぞれ前記ラン開始レベル発生器と、前記ラ
   ン終了レベル発生器とに接続され、ラン開始レベルとラ
   ン終了レベルとを複数の検出されたラン開始ビット位置
   パルスと、複数の検出されたラン終了ビット位置パルス
   とに変換する為の第一および第二検出回路と；それぞれ
   第一および第二検出回路に接続され、複数の検出された
   ラン開始ビット位置パルスと複数の検出されたラン終了
   ビット位置パルスとをシリアルなラン開始ビットアドレ
   スおよびラン終了ビットアドレスとに符号化する、第一
   および第二符号化器と；それぞれ第一および第二符号化
   器に接続され、シリアルラン開始ビットアドレスおよび
   シリアルラン終了ビットアドレスをそれぞれ受信し、ま
   た前記ワード開始アドレスを受信するために前記ポイン
   タに接続された第一および第二加算回路であって、前記
   第一および第二加算回路はワード開始アドレスをそれぞ
   れシリアルラン開始ビットアドレスとシリアルラン終了
   ビットアドレスに加算し、シリアルラン開始列アドレス
   およびシリアルラン終了列アドレスを生成するための前
   記第一および第二加算回路と；それぞれ前記シリアルラ
   ン開始列アドレスとシリアルラン終了列アドレスとをそ
   れぞれ格納し、前記画像処理装置内の中央処理装置が更
   に別の画像処理のために前記シリアルライン開始アドレ
   ス及び前記シリアルラン終了アドレスにアクセス出来る
   ように格納するための第一および第二メモリ装置とで構
   成されていることを特徴とする、前記装置。
2. 【請求項２】 請求項第１項記載の装置に於て、さらに
   前記第一検出回路に接続され画像データの列内で生成さ
   れ、検出されたラン開始ビット位置パルスを計数する事
   に依って、切り替わり数パラメータを導き出すためのリ
   ップル計数器を含むことを特徴とする、前記装置。
3. 【請求項３】 請求項第１項記載の装置に於て、さらに
   前記第二検出回路に接続され画像データの列内で生成さ
   れ、検出されたラン終了ビット位置パルスを計数する事
   に依って、切り替わり数パラメータを導き出すためのリ
   ップル計数器を含むことを特徴とする、前記装置。
4. 【請求項４】 請求項第１項記載の装置に於て、前記検
   出装置が処理中の前記ワード内にラン開始ビットもラン
   終了ビットも共に存在しないことが検出されると、中央
   処理装置に対して後続のワードをロードするように通知
   するための割り込み信号を発生することを特徴とする前
   記装置。
5. 【請求項５】 請求項第１項記載の装置に於て、前記ポ
   インタが後続ワードの位置を示すために整数Ｎを加算す
   ることに依って、ワード開始アドレスを更新することを
   特徴とする前記装置。
6. 【請求項６】 請求項第１項記載の装置に於て、各々の
   第一および第二検出回路がＮ段で構成されデータフロー
   ハードウェア構造を形成し、各々の段がパルス処理回
   路、パルス発生装置およびパルスを検出するためのラッ
   チ回路を含むことを特徴とする、前記装置。
7. 【請求項７】 請求項第１項記載の装置に於て、前記第
   一および第二メモリ装置の各々が先入れ先出しレジスタ
   のパイプラインを含むことを特徴とする前記装置。
8. 【請求項８】 ディジタル化された画像データの一列内
   の全てが黒色のランのラン開始列アドレスおよびラン終
   了列アドレスを並列に生成するためのランレングス符号
   処理装置であって、画像データは中央処理ユニットから
   のワード単位で入力される前記処理装置に於て （１） 少くとも１つのワード内にラン開始ビット及び
   ラン終了ビットがあるかどうかを検出する手段と、 （２） 前記ラン開始ビット及び前記ラン終了ビットの
   それぞれに基づいて、ラン開始レベル及びラン終了レベ
   ルを並列に発生する手段と、 （３） 前記ラン開始レベル及び前記ラン終了レベル
   を、少なくとも１つのワード内の前記ラン開始ビットの
   位置に対応するラン開始ビット位置パルスと、及び少な
   くとも１つのワード内の前記ラン終了ビットの位置に対
   応するラン終了ビット位置パルスとに、それぞれ並列に
   変換する手段と、 （４） 前記ラン開始ビット位置パルスをシリアルラン
   開始ビットアドレスに、また前記ラン終了ビット位置パ
   ルスをシリアルラン終了ビットアドレスに、それぞれ並
   列に符号化する手段と、 （５） ワード開始アドレス及びラン開始ビットアドレ
   スを加え、さらにそれと並列にワード開始アドレス及び
   ラン終了ビットアドレスを加える手段と、 （６） 前記画像データ列内の全てが黒色のランのラン
   開始列アドレス及び前記画像データ列内の全てが黒色の
   ランのラン終了列アドレスとを、前記手段に応答して得
   る手段と、 （７） 前記手段（６）で得られた前記ラン開始列アド
   レス及び前記ラン終了列アドレスとを前記中央処理ユニ
   ットによってアクセス可能な場所に記憶する手段と、か
   つ（８） 前記中央処理ユニットの介在なしに、前記手
   段（１）から前記手段（７）までの手段を実行すること
   を特徴とするランレングス符号処理装置。
9. 【請求項９】 請求項第８項記載の装置に於て、更に前
   記変換手段の動作に応答して、ディジタル化された画像
   データ内で情報が白から黒に変化する回数の総数で、黒
   色ランの総数を表わす切り替わり数を得るための装置を
   含むことを特徴とする前記装置。
10. 【請求項１０】 請求項第８項記載の装置に於て更に：
    直前ビットの値が０でそれ自身の値が１であるラン開始
    ビット、および直前ビットの値が１でそれ自身の値が０
    であるラン終了ビットが共にひとつのワード内に存在し
    ない状態を検出するための装置と；その状態を検出する
    とＣＰＵに対して次のワードの画像データをロードする
    ように通知する装置を含むことを特徴とする前記装置。
11. 【請求項１１】 請求項第８項記載の装置に於て、前記
    通知するための装置が割り込みメッセージを生成するた
    めの装置を含むことを特徴とする前記装置。
12. 【請求項１２】 請求項第９項記載の装置に於て、前記
    変換装置がラン開始アドレス発生器とラン終了アドレス
    発生器とを並列に含み、前記ラン開始アドレス発生器は
    直列に、ラン開始レベルを発生するためのラン開始レベ
    ル発生器と、前記レベルを検出するためのラン開始検出
    回路と、それに前記ラン開始検出回路からの出力を符号
    化するための符号化器とを有し、前記ラン終了アドレス
    発生器は直列に、ラン終了レベルを発生するためのラン
    終了レベル発生器と、前記レベルを検出するためのラン
    終了検出回路と、それに前記ラン終了検出回路からの出
    力を符号化するための符号化器とを有し、前記切り替わ
    り数を得るための装置は前記ラン開始およびラン終了検
    出回路のひとつからの前記出力に応答して前記切り替わ
    り数を得ることを特徴とする、前記装置。
13. 【請求項１３】 請求項第１２項記載の装置に於て、前
    記各々の前記ラン開始およびラン終了アドレス発生器
    は、それぞれの前記検出回路のひとつと、それぞれの先
    入れ先出しレジスタの前記二つのパイプラインのひとつ
    との間に直列に接続されたそれぞれの加算回路を有し、
    さらに：画像データの列内で処理されるワードの先頭ビ
    ット位置であるワード開始アドレスを指し示すためのポ
    インタを有し、前記ラン開始発生器の前記符号化器は各
    々がワード内のラン開始ビットの位置を表わすシリアル
    ラン開始ビットアドレスを生成し、前記ラン開始アドレ
    ス発生器の前記加算回路は前記シリアルラン開始ビット
    アドレスにポインタからのワード開始アドレスを加算
    し、前記ラン終了アドレス発生器の前記加算回路は前記
    シリアルラン終了ビットアドレスにポインタからのワー
    ド開始アドレスを加算することを特徴とする、前記装
    置。