JPH04335777A - エッジ急峻化回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、映像信号等のアナロ
グ信号波形のエッジ部分を急峻化する回路の改良に関す
る。

【０００２】

【従来の技術】アナログ信号波形のエッジを急峻にする
回路として、図１５および図１７に示す微分型のエッジ
急峻化回路は従来から知られている。

【０００３】図１５は従来の１次微分型の波形急峻化回
路のブロック構成図、図１６はその動作を示す波形図で
ある。図１５に示す１次微分型の波形急峻化回路１０１
は、入力端子１０２に印加されたアナログ信号Ａ−ＩＮ
と、このアナログ信号Ａ−ＩＮを遅延素子１０３で所定
の遅延時間Ｔｄ遅延させた信号１０３ａとの差を第１の
アナログ演算回路１０４で求め、その差信号１０４ａを
アナログ乗算器１０５で所定の振幅に増幅もしくは減衰
させて、振幅を調整した信号１０５ａと入力信号Ａ−Ｉ
Ｎとを第２のアナログ演算回路１０６で加算して、図１
６（ｄ）に示すように、信号波形のエッジ部を急峻にし
た出力信号Ａ−ＯＵＴを出力端子１０７に得ている。

【０００４】図１７は従来の２次微分型の波形急峻化回
路のブロック構成図、図１８はその動作を示す波形図で
ある。図１７に示す２次微分型の波形急峻化回路１１１
は、入力端子１１２に印加されたアナログ信号Ａ−ＩＮ
を所定の遅延時間Ｔｄを有する遅延素子１１３，１１４
で順次遅延させ、初段遅延素子１１３の遅延出力１１３
ａを第１のアナログ乗算器１１５で２倍にした信号１１
５ａを第１のアナログ演算回路１１６へ供給し、この信
号１１５ａから入力信号Ａ−ＩＮならびに後段遅延素子
１１４の遅延出力１１４ａを減算した差信号１１６ａを
求め、この差信号１１６ａを第２のアナログ乗算回路１
１７で所定の振幅に増幅もしくは減衰させて、振幅を調
整した信号１１７ａと初段遅延素子１１３の遅延出力１
１３ａとを第２のアナログ演算回路１１８で加算して、
図１８（ｅ）に示すように、信号波形のエッジ部を急峻
にした出力信号Ａ−ＯＵＴを出力端子１１９に得ている
。

【０００５】

【発明が解決しようとする課題】このように従来のエッ
ジ急峻化回路１０１，１１１は、入力信号Ａ−ＩＮとそ
れを遅延させた信号とに基づいて信号波形の変化分に係
る信号１０５ａ，１１７ａをアナログ演算処理によって
求め、変化分に係る信号１０５ａ，１１７ａを原信号に
重畳して信号波形のエッジ部を急峻にする構成であるた
め、図１６（ｄ）および図１８（ｅ）に示すように、原
信号の波形に対してオーバーシュートやアンダーシュー
トが付加されてしまう。このため、従来の回路を例えば
色差信号のエッジ急峻化に適用した場合、そのエッジ部
分で色相が変化するという問題を生ずる。

【０００６】この発明はこのような課題を解決するため
なされたもので、その目的はオーバーシュートやアンダ
ーシュート等のような波形の振幅方向への変化を与えず
に、信号波形の変化部分（エッジ）を急峻化することの
できる回路を提供することにある。

【０００７】

【課題を解決するための手段】前記課題を解決するため
請求項１に係るエッジ急峻化回路は、入力信号を所定の
遅延時間ずつ遅延させた複数の遅延信号を得る多段遅延
回路と、所定の遅延時間ずつ遅延させた複数の信号に対
して演算処理を施して入力信号波形のエッジ部に係る情
報を抽出するエッジ情報生成手段と、エッジ情報を抽出
するのに要する時間だけ少なくとも入力信号を遅延させ
る入力信号遅延手段と、この入力信号遅延手段の出力信
号を転送クロックに基づいて所定の転送段数転送した後
に出力する電荷転送素子と、予め設定した標準転送周期
に対してその周期をエッジ情報生成手段の出力に基づい
て変化させる転送クロック変調手段と、電荷転送素子か
ら出力された信号を標準転送周期に同期させて出力する
出力タイミング補正手段とを備えたことを特徴とする。

【０００８】請求項２に係るエッジ急峻化回路は、入力
信号を所定の遅延時間ずつ遅延させた複数の遅延信号を
得る多段遅延回路と、所定の遅延時間ずつ遅延された複
数の信号に対して演算処理を施して入力信号波形のエッ
ジ部に係る情報を抽出するエッジ情報生成手段と、エッ
ジ情報を抽出するのに要する時間だけ少なくとも入力信
号を遅延させる入力信号遅延手段と、この入力信号遅延
手段の出力信号を入力とし所定の転送段数を有する少な
くとも２個の電荷転送素子と、予め設定した標準転送周
期の読み出し転送クロックを生成する基準クロック発生
手段と、標準転送周期に対してその周期を前記エッジ情
報生成手段の出力に基づいて変化させた書き込み転送ク
ロックを生成する書き込み転送クロック生成手段と、標
準転送周期と転送段数の積で定まる標準転送時間と等し
いかそれより短い時間毎に書き込み転送クロックを与え
る電荷転送素子を順次切り替えるとともに、書き込み転
送クロックが与えられない他の電荷転送素子へ読み出し
転送クロックを供給する転送クロック切り替え手段と、
読み出し転送クロックが供給されている各電荷転送素子
の出力の中から書き込み転送クロックによって書き込ま
れた信号を選択する出力切り替え手段とを備えたことを
特徴とする。

【０００９】請求項３に係るエッジ急峻化回路は、所定
の遅延時間Ｔｄを有する遅延素子が３個直列接続され入
力された映像信号に対して所定の遅延時間毎に遅延させ
た第１乃至第３の遅延信号を出力する３段遅延回路と、
映像信号と第１の遅延信号との和から第２および第３の
遅延信号をそれぞれ減算した第１のエッジ情報を出力す
る第１の演算回路と、映像信号と第３の遅延信号の和か
ら第２および第３の遅延信号を減算して第２のエッジ情
報を出力する第２の演算回路と、第１のエッジ情報と第
２のエッジ情報とを乗算して第３のエッジ情報を出力す
る第３の演算手段と、第３のエッジ情報に微分処理等を
施して第３のエッジ情報の変化分を抽出しこれを第４の
エッジ情報として出力するエッジ情報抽出手段と、映像
信号を遅延素子の遅延時間Ｔｄの１．５倍の遅延時間遅
延させる入力信号遅延回路と、映像信号の水平走査周期
より充分短い値でかつ予め設定された標準転送周期の読
み出し転送クロックを前記映像信号の水平同期信号に同
期させて生成する読み出し転送クロック生成手段と、こ
の標準転送クロックの周期を前記第４のエッジ情報に基
づいて変化させた書き込み転送クロックを生成する転送
クロック変調手段と、標準転送周期で水平走査周期の整
数倍の時間だけ遅延させるに必要な転送段数を備えそれ
ぞれ前記入力信号遅延回路で遅延された信号を入力とす
る２個の電荷転送素子と、一方の電荷転送素子へ書き込
み転送クロックを供給している時は他方の電荷転送素子
へ読み出し転送クロックを供給するとともに、読み出し
転送クロックが供給されている電荷転送素子の入力から
出力までの転送時間毎に水平同期信号に同期させて各電
荷転送素子へ供給する転送クロックの種類を交互に切り
替える転送クロック切り替え手段と、読み出し転送クロ
ックが供給されている電荷転送素子の出力を選択する出
力信号選択手段とを備えたことを特徴とする。

【００１０】

【作用】請求項１に係るエッジ急峻化回路は、エッジ情
報生成手段で抽出したエッジ情報に基づいて電荷転送素
子へ供給する転送クロックの周期を変調し、出力タイミ
ング補正手段は電荷転送素子から出力される信号を標準
転送周期で順次読み出す。例えば、入力信号波形のエッ
ジ部の前半では転送クロックの周期を短くして、標準転
送クロックを用いた場合よりも時間的に前の信号をサン
プリングする。エッジ部の後半では転送クロックの周期
を長くして、標準転送クロックを用いた場合よりも時間
的に後の信号をサンプリングする。そして、このように
変調した転送クロックを用いて、書き込みならびに転送
した信号を、標準転送周期で読み出すことによって、信
号波形のエッジ部をその振幅を変化させることなく急峻
にすることができる。

【００１１】請求項２に係るエッジ急峻化回路は、少な
くとも２個の電荷転送素子を備え、一方の電荷転送素子
へ転送クロックを供給して書き込みならびに転送を行な
っている間に、他方の電荷転送素子に既に記憶されいる
信号を標準転送周期毎に順次読み出す。そして、出力切
り替え手段は、電荷転送素子の転送段数で定まる時間毎
に、書き込みと読み出しを行なう電荷転送素子を交互に
切り替える。そして、転送クロックの周期をエッジ情報
に基づいて変化させて書き込んだ信号を、標準転送周期
で順次読み出すことによって、信号波形のエッジ部をそ
の振幅を変化させることなく急峻にすることができる。

【００１２】請求項３に係るエッジ急峻化回路は、映像
信号を標準転送周期で水平走査周期の整数倍の時間だけ
遅延させるに必要な転送段数を有する２個の電荷転送素
子を備え、一方の電荷転送素子への書き込みと、他方の
電荷転送素子からの読み出しを水平走査周期の整数倍の
時間間隔で切り替えるので、映像信号のエッジ部をその
振幅を変化させることなく急峻にすることができる。ま
た、時間Ｔｄずつ遅延された４個の信号からエッジ情報
を抽出する構成としたので、前記遅延時間Ｔｄの１．５
倍という比較的短時間でエッジ情報を効果的に抽出する
ことができる。

【００１３】

【実施例】以下、この発明の実施例を添付図面に基づい
て説明する。図１は請求項１に係るエッジ急峻化回路の
ブロック構成図である。このエッジ急峻化回路１は、多
段遅延回路２と、エッジ情報生成手段３と、入力信号遅
延手段４と、電荷転送素子５と、転送クロック変調手段
６と、出力タイミング補正手段７と、基準クロック発生
手段８とからなる。符号９は入力端子、符号１０は出力
端子である。

【００１４】多段遅延回路２は、所定の遅延時間Ｔｄを
有する遅延素子２ａ〜２ｃを３個直列に接続し、入力端
子９に印加されたアナログ入力信号ＡＳを遅延時間ＴＨ
ずつ遅延させた信号ＡＳｄ１，ＡＳｄ２，ＡＳｄ３を得
るよう構成している。各遅延素子２ａ〜２ｃは、ガラス
遅延線等の受動素子を用いてもよいし、ＣＣＤ等の電荷
転送素子を用いたアナログシフトレジスタで構成しても
よい。

【００１５】エッジ情報生成手段３は、所定の時間差を
有する複数の信号ＡＳ，ＡＳｄ１，ＡＳｄ２，ＡＳｄ３
に基づいて入力信号波形のエッジ部の幅ならびにそのエ
ッジの略中央位置に係る情報を抽出し、抽出した情報を
量子化したエッジ情報３ａ出力するよう構成している。

【００１６】図２はエッジ情報生成手段の一具体構成を
示すブロック図である。このエッジ情報生成手段３は、
２個の演算手段３ｂ，３ｃと、乗算手段３ｄおよび量子
化手段３ｅとを備える。第１の演算手段３ｂは、入力信
号ＡＳと１段目の遅延信号ＡＳｄ１との和から２段目お
よび３段目の遅延信号ＡＳｄ２，ＡＳｄ３をそれぞれ減
算した第１のエッジ情報３ｆを出力し、第２の演算手段
３ｃは入力信号ＡＳと３段目の遅延信号ＡＳｄ３との和
から１段目および２段目の遅延信号ＡＳｄ１，ＡＳｄ２
を減算した第２のエッジ情報３ｇを出力し、乗算手段３
ｄは第１と第２のエッジ情報３ｆ，３ｇの積３ｈを出力
するよう構成している。

【００１７】図３は入力信号と各エッジ情報の関係を示
す波形図、図４は量子化手段の量子化特性の一例を示す
グラフである。第１の演算手段３ｂで入力信号波形のエ
ッジ部の幅に係る第１のエッジ情報３ｆ（図３ｅ）を、
第２の演算手段３ｃでエッジ部の中心位置に係る第２の
エッジ情報３ｇ（図３ｆ）をそれぞれ算出し、乗算手段
３ｄで第１と第２のエッジ情報の積を求めることで、図
３（ｇ）に示すように、エッジ部の特徴を抽出した積出
力３ｈを得る。量子化手段３ｈは、積出力３ｈを図４に
示すように例えば直線的に量子化したエッジ情報３ａを
、複数ビットの並列信号として出力する。

【００１８】図５は基準クロック発生手段および転送ク
ロック変調手段の一具体例を示すブロック構成図である
。基準クロック発生手段８は、水晶振動子等を備え標準
転送クロックＨＣＫの周期より充分短い周期のマスタク
ロックＭＣＫを発生するマスタクロック発生回路８ａと
、マスタクロックＭＣＫをＮ分周（Ｎは整数）して標準
転送クロックＨＣＫを生成する分周回路８ｂとを備える
。

【００１９】転送クロック変調手段６は、エッジ情報３
ａをラッチするラッチ回路６ａと、ラッチしたエッジ情
報６ｂに基づいて予め設定した分周数指定情報６ｃを出
力するデコード回路６ｄと、与えられた分周数指定情報
６ｃに基づいてマスタクロックＭＣＫを分周して転送ク
ロックＴＣＫを生成する可変分周回路６ｅを備える。

【００２０】デコード回路６ｄは、ラッチしたエッジ情
報６ｂが０の場合は標準分周数Ｎを指定し、エッジ情報
６ｂが正の場合はその値に応じて標準分周数Ｎより小さ
な分周数を指定し、エッジ情報６ｂが負の場合はその値
に応じて標準分周数Ｎより大きな分周数を指定するよう
構成している。ラッチ回路６ａは、転送クロックＴＣＫ
が出力される毎に新たなエッジ情報３ａをラッチする。

【００２１】図１に示す入力信号遅延手段４は、入力信
号ＡＳのエッジ情報３ａが抽出されるまでの時間、電荷
転送素子５へ供給する入力信号ＡＳを遅延させるもので
、ガラス遅延線等の受動素子、もしくは、ＣＣＤ等を用
いたアナログシフトレジスタで構成している。

【００２２】電荷転送素子５は、転送クロックＴＣＫに
基づいて入力端子５ａに供給される信号をサンプルし、
サンプルした信号量を転送クロックＴＣＫに基づいて所
定の転送段数順次転送した後に出力することのできる、
例えばＣＣＤアナログシフトレジスタ回路で構成してい
る。

【００２３】出力タイミング補正手段７は、エッジ情報
３ａに基づいて変調された周期で電荷転送素子５から出
力される信号５ｂを、標準転送周期と等しい時間間隔に
補正して出力するものである。

【００２４】図６は出力タイミング補正手段の一具体例
を示すブロック構成図である。この出力タイミング補正
手段７は、２Ｋ（Ｋは整数）段の転送段数を備え、転送
クロックに基づいて信号５ｂを順次転送する電荷転送部
７ａと、出力指定入力Ｓ１〜ＳＫ〜Ｓ２Ｋで指定された
転送段数の信号量を出力アンプ７ｂへ導入する出力取り
出しゲート部Ｇ１〜Ｇ２Ｋと、転送クロックＴＣＫ毎に
＋１歩進し、標準転送クロックＨＣＫに基づいて信号の
読み出しが行なわれる毎に−１歩進するカウンタ７ｃと
を備える。なお、出力アンプ７ｂの後段に、読み出し転
送クロック成分を除去するためのフィルタ回路を設ける
のが望ましい。

【００２５】転送クロックＴＣＫの周期と標準転送クロ
ックＨＣＫの周期が等しい場合、この出力タイミング補
正手段７は、転送段数Ｋの信号を出力する。転送クロッ
クＴＣＫの周期が標準転送クロックＨＣＫの周期より短
くまたは長く変調されている場合、カウンタ７ｃは次に
読み出す信号が電荷転送部７ａの何段目まで転送されて
いるかを計数し、そのカウンタ値に基づいて読み出しを
行なうよう構成している。

【００２６】なお、転送クロックＴＣＫと標準転送クロ
ックＨＣＫの競合が生じた場合、カウンタ７ｃはいずれ
か一方のクロックを優先するよう構成しており、転送ク
ロックＴＣＫを優先する時は転送後直ちに読み出しを行
ない、標準転送クロックＨＣＫを優先する時は、読み出
し後直ちに転送する。

【００２７】図７はエッジ急峻化回路の動作を示す波形
図である。図７（ａ）に示す入力信号ＡＳに対して、図
７（ｂ）に示すエッジ情報３ａが得られた場合、転送ク
ロック変調手段６から出力される転送クロックＴＣＫは
、同図（ｃ）に示すように、エッジ部の前半では標準転
送周期（仮想線で示す）より短くなり、エッジ部の後半
では標準転送周期（仮想線で示す）より長くなる。した
がって、電荷転送素子７の入力端子でサンプルされる信
号は、図７（ｄ）となる。出力タイミング補正手段７は
、電荷転送素子５の出力を図７（ｆ）に示す標準転送周
期で順次読み出すので、図７（ｅ）に示すように、入力
信号の振幅を変化させることなくその波形を急峻にした
出力信号を得ることができる。

【００２８】なお、出力タイミング補正手段７内の電荷
転送手段７ａは、電荷転送素子５の出力側にその電荷転
送素子５の電荷転送部を一部共用して一体的に形成して
もよい。また、電荷転送素子５の入力側に、独立した転
送クロックで動作する複数段の電荷転送部を備え、この
電荷転送部を用いて入力信号遅延手段４を一体的に構成
してもよい。さらに、この実施例では量子化されたエッ
ジ情報３ａに基づいて可変分周回路６ｅの分周数を指定
する構成について説明したが、図２に示す乗算手段３ｄ
の積出力３ｈに基づいて電圧制御型発振器の発振周波数
を直接可変して転送クロックＴＣＫを得る構成としても
よい。

【００２９】図８は請求項２に係るエッジ急峻化回路の
ブロック構成図である。このエッジ急峻化回路２１は、
２個の電荷転送素子２２，２３と、各電荷転送素子２２
，２３へ供給するクロックを切り替える転送クロック切
り替え手段２４、いずれか一方の電荷転送素子２２，２
３の出力を選択する出力切り替え手段２５とを備える。 多段遅延回路２、エッジ情報生成手段３、入力信号遅延
手段４、転送クロック変調手段６、および、基準クロッ
ク発生手段８の構成は図１に示したものと同じである。

【００３０】転送クロック切り替え手段２４は、２個の
選択回路２６，２７と、切り替え制御手段２８を備える
。切り替え制御手段２８は、転送クロックＴＣＫを計数
するカウント回路と、カウント回路のカウント出力に基
づいて反転するフリップ・フロップ回路等を備え、電荷
転送素子２２．，２３の転送段数が例えば２０４８段の
場合は、転送クロックを２０４８カウントする毎に、切
り替え制御出力２８ａを反転するよう構成している。

【００３１】第１の選択回路２６は、切り替え制御出力
２８ａが例えばＨレベルの時は、転送クロック（書き込
みクロック）ＴＣＫを第１の電荷転送素子２２の転送ク
ロック入力端子２２ａへ供給し、Ｌレベルの時には標準
転送クロック（読み出しクロック）ＨＣＫを供給する。 第２の選択回路２７は、第１の選択回路２６とは逆に構
成しており、電荷転送素子２２へ転送クロックＴＣＫが
供給されている時は、第２の電荷転送素子２３の転送ク
ロック入力端子２３ａへ標準転送クロック（読み出しク
ロック）ＨＣＫを供給し、第１の電荷転送素子２２が読
み出し状態にある時は転送クロックＴＣＫが供給されて
入力信号遅延手段４で遅延された信号４ａの書き込み状
態になるよう構成している。

【００３２】出力切り替え手段２５は、標準転送クロッ
クＨＣＫが供給されている電荷転送素子２２，２３から
の読み出し出力２２ｂ，２３ｂを選択して出力するよう
構成している。

【００３３】以上の構成であるから、入力信号遅延手段
４でエッジ情報３ａが抽出されるまでの時間遅延させた
信号４ａは、いずれか一方の電荷転送素子２２，２３で
エッジ情報３ａに基づいて変調された転送クロックＴＣ
Ｋによってサンプリングされ、転送される。この時、他
方の電荷転送素子２３，２２には標準転送クロックＨＣ
Ｋが供給され、先にサンプリング・転送した信号が標準
転送周期毎に読み出され、出力切り替え手段２５を介し
て出力端子１０から出力される。

【００３４】そして、電荷転送素子２２，２３の転送段
数分、転送クロックＴＣＫが発生した時点で、転送クロ
ック切り替え手段２４は各電荷転送素子２２，２３へ供
給するクロックを切り替えるとともに、出力端子１０へ
供給する電荷転送素子２２，２３の出力信号２２ｂ，２
３ｂの切り替えを行なう。よって、以上の動作を繰り返
すことで、出力端子１０からエッジ部の波形を急峻にし
た信号を連続的に得ることができる。

【００３５】図９は請求項３に係るエッジ急峻化回路の
ブロック構成図である。このエッジ急峻化回路３１は、
エッジ情報抽出部４０と、転送クロック変調手段５０と
、読み出し転送クロック生成手段６０と、入力信号遅延
手段３２と、２個の電荷転送素子３３，３４と、転送ク
ロック切り替え手段３５、および、出力信号選択手段３
６とからなる。なお、出力信号選択手段３６の後段に、
読み出し転送クロック成分を除去するためのフィルタ回
路を設けるのが望ましい。信号入力端子３７にはアナロ
グ映像信号ＶＳが、同期入力端子３８には水平同期信号
ＨＳがそれぞれ供給され、出力端子３９にはエッジを急
峻化した映像信号が出力される。

【００３６】エッジ情報抽出部４０は、３段遅延回路４
１と、第１〜第３の演算手段４２〜４４と、エッジ情報
抽出手段４５とを備える。３段遅延回路４１は、遅延時
間Ｔｄを有する３個の遅延素子４１ａ，４１ｂ，４１ｃ
を直列接続し、入力されたアナログ映像信号ＶＳに対し
てそれぞれ遅延時間Ｔｄだけ遅延させた第１乃至第３の
遅延信号ＶＳｄ１，ＶＳｄ２，ＶＳｄ３を得る。

【００３７】第１の演算手段４２は、入力信号ＶＳと第
１の（第１段目）遅延信号ＶＳｄ１との和から第２（第
２段目）および第３（第３段目）の遅延信号ＶＳｄ２，
ＶＳｄ３を減算した結果を第１のエッジ情報４２ａとし
て出力する。第２の演算手段４３は、入力信号ＶＳと第
３の遅延信号ＶＳｄ３との和から第１および第２の遅延
信号ＶＳｄ１，ＶＳｄ２を減算した結果を第２のエッジ
情報４３ａとして出力する。第１および第２の演算手段
４２，４３は、演算増幅器等を用いたアナログ加減算回
路で構成している。

【００３８】第３の演算手段４４は、演算増幅器等を用
いて構成した乗算回路であり、第１のエッジ情報４２ａ
と第２のエッジ情報４３ａとの積を第３のエッジ情報４
４ａとして出力する。

【００３９】エッジ情報抽出手段４５は、第３のエッジ
情報４４ａを入力とし、その変化分を抽出して第４のエ
ッジ情報４５ａとして出力するもので、次に述べる構成
以外に、演算増幅器等を用いた微分回路や高域通過フィ
ルタで構成してもよい。

【００４０】図１０はエッジ情報抽出手段の一具体例を
示すブロック構成図である。このエッジ情報抽出手段４
５は、第３のエッジ情報４４ａを例えば４倍に増幅する
増幅器４５ｂと、遅延時間τの遅延線４５ｃと、増幅出
力４５ｄから遅延出力４５ｅを減算する演算回路４５ｆ
とで構成している。

【００４１】図１１は図１０に示したエッジ情報抽出手
段の動作を示す波形図である。点線で示す増幅出力４５
ｄに対して、実線で示すように変化分を抽出した第４の
エッジ情報４５ａを得る。

【００４２】図１２は転送クロック変調手段および読み
出しクロック生成手段の具体例を示すブロック構成図で
ある。転送クロック変調手段５０および読み出しクロッ
ク生成手段６０は、ともにＰＬＬ回路を用いて同期入力
端子３８に供給される水平同期信号ＨＳに同期した２種
類の転送クロックＴＣＫ，ＨＣＫを生成するよう構成し
ている。

【００４３】読み出しクロック生成手段６０は、位相比
較器６１と、電圧制御型発振回路６２と、Ｎ分周回路６
３とを備え、電圧制御型発振回路６２の発振出力６２ａ
をＮ分周回路６３でＮ分周して得た分周クロック６３ａ
と水平同期信号ＨＳとの位相差を位相比較器６１で比較
して得た差信号６１ａに基づいて発振周波数を制御して
いる。ＮＴＳＣ方式の映像信号の場合の一例を示すと、
搬送波周波数３．５８ＭＨｚの４倍の周波数を電圧制御
型発振回路６２で発振させ、Ｎ分周回路６３の分周数を
９１０として、１５．７５ＫＨｚの水平同期信号ＶＳに
対して同期をとるとともに、搬送波周波数３．５８ＭＨ
ｚの４倍の周波数の信号を読み出し用の標準転送クロッ
クＨＣＫとして出力する構成としている。

【００４４】転送クロック変調手段５０は、位相比較器
６１の出力６１ａに第４のエッジ情報４５ａを重畳する
加算器５１を備え、この加算器５１の出力５１ａを電圧
制御型発振回路６２へ供給することで、第４のエッジ情
報４５ａで変調された書き込み用の転送クロックＴＣＫ
を得る構成としている。

【００４５】図９に示すように、転送クロック切り替え
手段３５は、切り替え制御手段３５ａと各電荷転送素子
３３，３４へ供給するクロックを切り替えるクロック選
択回路２６，２７を備える。切り替え制御手段３５ａは
、水平同期信号ＨＳをトリガ入力とするＴ型フリップフ
ロップ等の２分周回路で構成し、２分周回路の出力であ
る切り替え制御信号３５ｂに基づいて水平走査周期毎に
各電荷転送素子３３，３４の転送クロック入力端子３３
ａ，３４ａへ読み出し転送クロックＨＣＫならびに書き
込み用の転送クロックＴＣＫを交互に供給するよう構成
している。

【００４６】入力信号遅延手段３２は、３段遅延回路４
１を構成する各遅延素子４１ａ〜４１ｃの遅延時間Ｔｄ
に対して、その１．５倍の遅延時間を有する遅延素子も
しくはＣＣＤ等を用いたアナログシフトレジスタで構成
している。なお、この実施例では、各遅延素子４１ａ〜
４１ｃの遅延時間Ｔｄを、図１に示した多段遅延回路の
各遅延時間ＴＨの２倍に設定している。入力信号遅延手
段３２の遅延出力３２ａは、各電荷転送素子３３，３４
の信号入力端子３３ｂ，３４ｂへそれぞれ供給される。

【００４７】各電荷転送素子３３，３４は、読み出し転
送クロックＨＣＫの周期（例えば副搬送波周期の１／４
）で、入力信号を１水平走査期間分遅延させるに必要な
転送段数を備える。なお、転送クロックの切り替え周期
を水平走査期間の整数倍に設定する場合、各電荷転送素
子３３，３４はその期間遅延させるに必要な転送段数を
備えればよい。出力信号選択手段３６は、切り替え制御
信号３５ｂに基づいて、読み出し転送クロックＨＣＫが
供給されている側の電荷転送素子３３，３４の出力３３
ｃ，３４ｃを選択する。

【００４８】図１３はエッジ情報抽出部の動作を示す波
形図である。エッジ情報抽出部４０は、図１３（ａ）〜
（ｄ）に示す入力信号ＶＳならびに各遅延信号ＶＳｄ１
〜ＶＳｄ３に演算処理を施して、図１３（ｅ）〜（ｇ）
に示す第１〜第３のエッジ情報４２ａ，４３ａ，４４ａ
を生成する。

【００４９】図１４は請求項３に係るエッジ急峻化回路
の要部動作を示す波形図である。図１４（ａ）に再度示
した第３のエッジ情報４４ａに基づいて、同図（ｂ）に
示す第４のエッジ情報４５ａが生成される。転送クロッ
ク変調手段５０は、第４のエッジ情報４５ａが正の時は
その値に応じて発振周波数を高くし、第４のエッジ情報
４５ａが負の時はその値に応じて発振周波数を低くする
ので、同図（ｃ）に示す転送クロックＴＣＫが得られる
。

【００５０】入力信号遅延手段３２で遅延された入力信
号３２ａは、図１４（ｄ）に示すように、電荷転送素子
３３，３４がその転送クロック入力端子３３ａ，３４ａ
の印加される信号の立上りエッジで動作するタイプのも
のであれば、転送クロックＴＣＫの立上りでサンプルさ
れるとともに、転送クロックＴＣＫに基づいて順次転送
される。

【００５１】１水平走査周期の期間に亘って転送クロッ
クＴＣＫが供給された電荷転送素子３３，３４は、次の
１水平走査周期で読み出し転送クロックＨＣＫが供給さ
れ、この読み出し転送クロックＨＣＫに基づいて先にサ
ンプリング・転送された信号が順次読み出される。第４
のエッジ情報４５ａに基づいて時間軸変調されて電荷転
送素子３３，３４内に一時記憶された信号を、図１４（
ｅ）に示す一定の転送周期の読み出し転送クロックＨＣ
Ｋで順次読み出すことで、図１４（ｆ）に示すようにエ
ッジを急峻にした出力信号を得ることができる。

【００５２】

【発明の効果】以上説明したようにこの発明に係るエッ
ジ急峻化回路は、電荷転送素子をアナログシフトレジス
タとして用い、算出したエッジ情報に基づいて転送クロ
ックの周期もしくは信号サンプリングタイミングを変化
させ、それを標準転送周期で読み出すことによって、原
信号波形のエッジ部を急峻にする構成としたので、原信
号の振幅を変化させることなく、エッジ部の波形を急峻
にすることができる。

【００５３】なお、請求項１に係るエッジ急峻化回路は
、電荷転送素子の後段に出力タイミング補正回路を備え
たので、１個の電荷転送素子でエッジの急峻化を行なう
ことができる。

【００５４】また、請求項２に係るエッジ急峻化回路は
、複数の電荷転送素子を用い、書き込み用の転送クロッ
クと、読み出し用の標準転送クロックを順次切り替えな
がら供給する構成としたので、所定周期での読み出しに
要する回路が簡略化される。

【００５５】さらに、請求項３に係るエッジ急峻化回路
は、映像信号を標準転送周期で水平走査周期の整数倍の
時間だけ遅延させるに必要な転送段数を有する２個の電
荷転送素子を備え、一方の電荷転送素子への書き込みと
、他方の電荷転送素子からの読み出しを水平走査周期の
整数倍の時間間隔で切り替えるので、映像信号のエッジ
部をその振幅を変化させることなく急峻にすることがで
きる。また、時間Ｔｄずつ遅延された４個の信号からエ
ッジ情報を抽出する構成としたので、前記遅延時間Ｔｄ
の１．５倍という比較的短時間でエッジ情報を効果的に
抽出することができる。

【図面の簡単な説明】

【図１】請求項１に係るエッジ急峻化回路のブロック構
成図

【図２】エッジ情報生成手段の一具体構成を示すブロッ
ク図

【図３】入力信号と各エッジ情報の関係を示す信号波形
図

【図４】量子化手段の量子化特性の一例を示すグラフ

【
図５】基準クロック発生手段および転送クロック変調手
段の一具体例を示すブロック構成図

【図６】出力タイミング補正手段の一具体例を示すブロ
ック構成図

【図７】請求項１に係るエッジ急峻化回路の動作を示す
信号波形図

【図８】請求項２に係るエッジ急峻化回路のブロック構
成図

【図９】請求項３に係るエッジ急峻化回路のブロック構
成図

【図１０】エッジ情報抽出手段の一具体例を示すブロッ
ク構成図

【図１１】図１０に示したエッジ情報抽出手段の動作を
示す信号波形図

【図１２】転送クロック変調手段および読み出しクロッ
ク生成手段の具体例を示すブロック構成図

【図１３】エ
ッジ情報抽出部の動作を示す信号波形図

【図１４】請求
項３に係るエッジ急峻化回路の要部動作を示す信号波形
図

【図１５】従来の１次微分型の波形急峻化回路のブロッ
ク構成図

【図１６】従来の１次微分型の波形急峻化回路の動作を
示す信号波形図

【図１７】従来の２次微分型の波形急峻化回路のブロッ
ク構成図

【図１８】従来の２次微分型の波形急峻化回路の動作を
示す信号波形図

【符号の説明】

１，２１，３１…エッジ急峻化回路、２…多段遅延回路
、３…エッジ情報生成手段、４…入力信号遅延手段、５
，２２，２３，３３，３４…電荷転送素子、６，５０…
転送クロック変調手段、７…出力タイミング補正手段、
８…基準クロック発生手段、２４，３５…転送クロック
切り替え手段、２５，３６…出力信号選択手段（出力切
り替え手段）、４１…３段遅延回路、４２…第１の演算
手段、４２ａ…第１のエッジ情報、４３…第２の演算手
段、４３ａ…第２のエッジ情報、４４…第３の演算手段
、４４ａ…第３のエッジ情報、４５…エッジ情報抽出手
段、４５ａ…第４のエッジ情報、ＡＳｄ１〜ＡＳｄ３…
遅延信号、ＨＣＫ…標準転送クロック（読み出し転送ク
ロック）、ＴＣＫ…転送クロック、Ｔｄ…遅延時間、Ｖ
Ｓｄ１…第１の遅延信号、ＶＳｄ２…第２の遅延信号、
ＶＳｄ３…第３の遅延信号。

Claims (3)

【特許請求の範囲】
1. 【請求項１】　　入力信号を所定の遅延時間ずつ遅延さ
   せた複数の遅延信号を得る多段遅延回路と、前記遅延時
   間ずつ遅延された複数の信号に対して演算処理を施して
   入力信号波形のエッジ部に係る情報を抽出するエッジ情
   報生成手段と、エッジ情報を抽出するのに要する時間だ
   け少なくとも入力信号を遅延させる入力信号遅延手段と
   、この入力信号遅延手段の出力信号を転送クロックに基
   づいて所定の転送段数転送した後に出力する電荷転送素
   子と、予め設定した標準転送周期に対してその周期を前
   記エッジ情報生成手段の出力に基づいて変化させる転送
   クロック変調手段と、前記電荷転送素子から出力された
   信号を前記標準転送周期毎に出力する出力タイミング補
   正手段とを備えたことを特徴とするエッジ急峻化回路。
2. 【請求項２】　　入力信号を所定の遅延時間ずつ遅延さ
   せた複数の遅延信号を得る多段遅延回路と、前記遅延時
   間ずつ遅延された複数の信号に対して演算処理を施して
   入力信号波形のエッジ部に係る情報を抽出するエッジ情
   報生成手段と、エッジ情報を抽出するのに要する時間だ
   け少なくとも入力信号を遅延させる入力信号遅延手段と
   、前記入力信号遅延手段の出力信号を入力とし所定の転
   送段数を有する少なくとも２個の電荷転送素子と、予め
   設定した標準転送周期の読み出し転送クロックを生成す
   る基準クロック発生手段と、標準転送周期に対してその
   周期を前記エッジ情報生成手段の出力に基づいて変化さ
   せた書き込み転送クロックを生成する書き込み転送クロ
   ック生成手段と、標準転送周期と転送段数の積で定まる
   標準転送時間と等しいかそれより短い時間毎に書き込み
   転送クロックを与える電荷転送素子を順次切り替えると
   ともに、書き込み転送クロックが与えられない他の電荷
   転送素子へ読み出し転送クロックを供給する転送クロッ
   ク切り替え手段と、読み出し転送クロックが供給されて
   いる各電荷転送素子の出力の中から前記書き込み転送ク
   ロックによって書き込まれた信号を選択する出力切り替
   え手段とを備えたことを特徴とするエッジ急峻化回路。
3. 【請求項３】　　所定の遅延時間Ｔｄを有する遅延素子
   が３個直列接続され入力された映像信号に対して前記所
   定の遅延時間Ｔｄ毎に遅延させた第１乃至第３の遅延信
   号を出力する３段遅延回路と、映像信号と第１の遅延信
   号との和から第２および第３の遅延信号をそれぞれ減算
   した第１のエッジ情報を出力する第１の演算回路と、映
   像信号と第３の遅延信号の和から第２および第３の遅延
   信号を減算して第２のエッジ情報を出力する第２の演算
   回路と、第１のエッジ情報と第２のエッジ情報とを乗算
   して第３のエッジ情報を出力する第３の演算手段と、第
   ３のエッジ情報に微分処理等を施して第３のエッジ情報
   の変化分を抽出しこれを第４のエッジ情報として出力す
   るエッジ情報抽出手段と、前記映像信号を前記遅延素子
   の遅延時間Ｔｄの１．５倍の遅延時間遅延させる入力信
   号遅延回路と、前記映像信号の水平走査周期より充分短
   い値でかつ予め設定された標準転送周期の読み出し転送
   クロックを前記映像信号の水平同期信号に同期させて生
   成する読み出し転送クロック生成手段と、この標準転送
   クロックの周期を前記第４のエッジ情報に基づいて変化
   させた書き込み転送クロックを生成する転送クロック変
   調手段と、前記標準転送周期で水平走査周期の整数倍の
   時間だけ遅延させるに必要な転送段数を備えそれぞれ前
   記入力信号遅延回路で遅延された信号を入力とする２個
   の電荷転送素子と、一方の電荷転送素子へ前記書き込み
   転送クロックを供給している時は他方の電荷転送素子へ
   前記読み出し転送クロックを供給するとともに前記読み
   出し転送クロックが供給されている電荷転送素子の入力
   から出力までの転送時間毎に前記水平同期信号に同期さ
   せて各電荷転送素子へ供給する転送クロックの種類を交
   互に切り替える転送クロック切り替え手段と、読み出し
   転送クロックが供給されている電荷転送素子の出力を選
   択する出力信号選択手段とを備えたことを特徴とするエ
   ッジ急峻化回路。