JPH04331574A - 同期分離回路 - Google Patents
同期分離回路Info
- Publication number
- JPH04331574A JPH04331574A JP3101266A JP10126691A JPH04331574A JP H04331574 A JPH04331574 A JP H04331574A JP 3101266 A JP3101266 A JP 3101266A JP 10126691 A JP10126691 A JP 10126691A JP H04331574 A JPH04331574 A JP H04331574A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- inverter
- circuit
- output
- video signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000002131 composite material Substances 0.000 claims abstract description 26
- 230000001360 synchronised effect Effects 0.000 claims description 31
- 238000000926 separation method Methods 0.000 claims description 12
- 230000010354 integration Effects 0.000 abstract 1
- 239000003990 capacitor Substances 0.000 description 20
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 1
- 230000010355 oscillation Effects 0.000 description 1
- 230000004043 responsiveness Effects 0.000 description 1
Landscapes
- Synchronizing For Television (AREA)
- Picture Signal Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、ディスプレイ装置等に
用いられる複合同期映像信号より垂直同期信号及び水平
同期信号を分離する同期分離回路に関するものである。
用いられる複合同期映像信号より垂直同期信号及び水平
同期信号を分離する同期分離回路に関するものである。
【０００２】
【従来の技術】従来の同期分離回路の例を図３に示す。
Ｑ１〜Ｑ７はトランジスタであり、Ｒ５〜Ｒ２１は抵抗
であり、Ｄ２〜Ｄ４はダイオードである。トランジスタ
Ｑ１のベースにはコンデンサＣ５を介して複合同期映像
信号が加えられており、抵抗Ｒ５を介して接地されてい
る。
であり、Ｄ２〜Ｄ４はダイオードである。トランジスタ
Ｑ１のベースにはコンデンサＣ５を介して複合同期映像
信号が加えられており、抵抗Ｒ５を介して接地されてい
る。
【０００３】トランジスタＱ２はトランジスタＱ１のエ
ミッタ出力がベースに印加されており、トランジスタＱ
２のエミッタ出力は抵抗Ｒ１４及び抵抗Ｒ１５で分圧さ
れてトランジスタＱ３のベースに印加されている。また
トランジスタＱ３のエミッタはダイオードＤ３、ダイオ
ードＤ４及び抵抗Ｒ６を介して電源に接続されている。
ミッタ出力がベースに印加されており、トランジスタＱ
２のエミッタ出力は抵抗Ｒ１４及び抵抗Ｒ１５で分圧さ
れてトランジスタＱ３のベースに印加されている。また
トランジスタＱ３のエミッタはダイオードＤ３、ダイオ
ードＤ４及び抵抗Ｒ６を介して電源に接続されている。
【０００４】トランジスタＱ４はコンデンサＣ６を介し
てトランジスタＱ２のエミッタに接続されており、さら
にトランジスタＱ５はトランジスタＱ４に抵抗Ｒ１７を
介して接続されている。トランジスタＱ５のエミッタ出
力は水平同期信号の出力端子に接続されている。
てトランジスタＱ２のエミッタに接続されており、さら
にトランジスタＱ５はトランジスタＱ４に抵抗Ｒ１７を
介して接続されている。トランジスタＱ５のエミッタ出
力は水平同期信号の出力端子に接続されている。
【０００５】トランジスタＱ６のベースは抵抗Ｒ９を介
してトランジスタＱ５のエミッタに接続され、さらにト
ランジスタＱ６のエミッタはトランジスタＱ７のベース
に抵抗Ｒ２０を介して接続されている。トランジスタＱ
７のエミッタは抵抗Ｒ２１を介して接地され、そのエミ
ッタ出力は垂直同期信号の出力端子に接続されている。
してトランジスタＱ５のエミッタに接続され、さらにト
ランジスタＱ６のエミッタはトランジスタＱ７のベース
に抵抗Ｒ２０を介して接続されている。トランジスタＱ
７のエミッタは抵抗Ｒ２１を介して接地され、そのエミ
ッタ出力は垂直同期信号の出力端子に接続されている。
【０００６】従来の同期分離回路は以上のような構成で
あり、次にその動作を説明する。複合同期映像信号がト
ランジスタＱ１のベースに加えられると、複合同期映像
信号のローレベル期間には電源の電圧が抵抗Ｒ６及びダ
イオードＤ２を介してコンデンサＣ５に流れ、コンデン
サＣ５が充電される。次に複合同期映像信号のハイレベ
ル期間にはコンデンサＣ５に充電された電荷は抵抗Ｒ５
を介して放電される。複合同期映像信号のハイレベル期
間及びローレベル期間の繰り返しに応じて上記の動作が
繰り返され、複合同期映像信号のローレベルがクランプ
される。
あり、次にその動作を説明する。複合同期映像信号がト
ランジスタＱ１のベースに加えられると、複合同期映像
信号のローレベル期間には電源の電圧が抵抗Ｒ６及びダ
イオードＤ２を介してコンデンサＣ５に流れ、コンデン
サＣ５が充電される。次に複合同期映像信号のハイレベ
ル期間にはコンデンサＣ５に充電された電荷は抵抗Ｒ５
を介して放電される。複合同期映像信号のハイレベル期
間及びローレベル期間の繰り返しに応じて上記の動作が
繰り返され、複合同期映像信号のローレベルがクランプ
される。
【０００７】以上のようにしてローレベルがクランプさ
れた複合同期映像信号はトランジスタＱ４で反転される
。この反転に必要な基準電圧はコンデンサＣ６、抵抗Ｒ
７及び抵抗Ｒ８によってつくられる。トランジスタＱ４
で反転された複合同期映像信号は、さらにトランジスタ
Ｑ５で反転され、正極性の水平同期信号となる。
れた複合同期映像信号はトランジスタＱ４で反転される
。この反転に必要な基準電圧はコンデンサＣ６、抵抗Ｒ
７及び抵抗Ｒ８によってつくられる。トランジスタＱ４
で反転された複合同期映像信号は、さらにトランジスタ
Ｑ５で反転され、正極性の水平同期信号となる。
【０００８】以上のようにして作られた信号を抵抗Ｒ９
及びコンデンサＣ７で構成される積分回路を通して信号
中の水平同期成分を除去し、トランジスタＱ６で反転す
るとともに波形整形を行い、さらにトランジスタＱ７で
反転されて正極性の垂直同期信号となる。
及びコンデンサＣ７で構成される積分回路を通して信号
中の水平同期成分を除去し、トランジスタＱ６で反転す
るとともに波形整形を行い、さらにトランジスタＱ７で
反転されて正極性の垂直同期信号となる。
【０００９】
【発明が解決しようとする課題】以上のように、従来の
同期分離回路は複数の段階で基準電圧を設定しなければ
ならず、このため回路の集積化が困難であった。
同期分離回路は複数の段階で基準電圧を設定しなければ
ならず、このため回路の集積化が困難であった。
【００１０】本発明は、以上の問題点を解決するもので
あり、集積回路で主要な部分を構成することができる同
期分離回路を得ることを目的とする。
あり、集積回路で主要な部分を構成することができる同
期分離回路を得ることを目的とする。
【００１１】
【課題を解決する為の手段】本発明は上記問題点を解決
するため、複合同期映像信号を帰還型クランプ回路に入
力して複合同期映像信号のローレベルを基準電圧でクラ
ンプし、この帰還型クランプ回路の出力信号を積分回路
を介して反転回路に入力し、その出力信号を垂直同期信
号として出力するとともに、帰還型クランプ回路の出力
信号を他の反転回路に入力しその出力信号を水平同期信
号として出力するようにしたものである。
するため、複合同期映像信号を帰還型クランプ回路に入
力して複合同期映像信号のローレベルを基準電圧でクラ
ンプし、この帰還型クランプ回路の出力信号を積分回路
を介して反転回路に入力し、その出力信号を垂直同期信
号として出力するとともに、帰還型クランプ回路の出力
信号を他の反転回路に入力しその出力信号を水平同期信
号として出力するようにしたものである。
【００１２】
【作用】本発明は上記の構成により、複合同期映像信号
のローレベルは基準電圧でクランプされ、すべてのイン
バータに入る信号の基準電圧は同一電圧となり、すべて
のインバータを同一の集積回路素子上に構成することが
できる。
のローレベルは基準電圧でクランプされ、すべてのイン
バータに入る信号の基準電圧は同一電圧となり、すべて
のインバータを同一の集積回路素子上に構成することが
できる。
【００１３】
【実施例】以下図面を参照しながら本発明の実施例を説
明する。図１は本発明の一実施例に於ける同期分離回路
のブロック図である。
明する。図１は本発明の一実施例に於ける同期分離回路
のブロック図である。
【００１４】１は入力信号クランプ部であり、以下の構
成よりなる。Ｇ１は第１のインバータであり、コンデン
サＣ１を介して複合同期映像信号が入力され、抵抗Ｒ１
およびダイオードＤ１によって帰還が掛けられている。 またコンデンサＣ２を介して抵抗Ｒ１とダイオードＤ１
接続点が接地されている。
成よりなる。Ｇ１は第１のインバータであり、コンデン
サＣ１を介して複合同期映像信号が入力され、抵抗Ｒ１
およびダイオードＤ１によって帰還が掛けられている。 またコンデンサＣ２を介して抵抗Ｒ１とダイオードＤ１
接続点が接地されている。
【００１５】第１のインバータＧ１の入力信号線は抵抗
Ｒ２とコンデンサＣ３の並列回路を介して出力され、そ
の出力端は抵抗Ｒ３を介して接地されている。
Ｒ２とコンデンサＣ３の並列回路を介して出力され、そ
の出力端は抵抗Ｒ３を介して接地されている。
【００１６】２は水平・垂直同期分離部であり、以下の
構成よりなる。第２のインバータＧ２の入力端は入力信
号クランプ部１の出力端に接続されている。第２のイン
バータＧ２の出力端子は抵抗Ｒ４及びコンデンサＣ４よ
りなる積分回路を介して第３のインバータＧ３に接続さ
れるとともに、第４のインバータＧ４に接続されている
。第３のインバータＧ３の出力端子は垂直同期信号の出
力端子に接続されるとともに、第４のインバータＧ４の
出力端子は水平同期信号の出力端子に接続されている。
構成よりなる。第２のインバータＧ２の入力端は入力信
号クランプ部１の出力端に接続されている。第２のイン
バータＧ２の出力端子は抵抗Ｒ４及びコンデンサＣ４よ
りなる積分回路を介して第３のインバータＧ３に接続さ
れるとともに、第４のインバータＧ４に接続されている
。第３のインバータＧ３の出力端子は垂直同期信号の出
力端子に接続されるとともに、第４のインバータＧ４の
出力端子は水平同期信号の出力端子に接続されている。
【００１７】本発明の同期分離回路は以上のような構成
であり、次にその動作を図２に沿って説明する。
であり、次にその動作を図２に沿って説明する。
【００１８】複合同期映像信号が入力信号クランプ部１
に加えられると、複合同期映像信号のオン期間（Ｔ１）
中ダイオードＤ１に順バイアスが加わり、ダイオードＤ
１が導通するため、コンデンサＣ１は第１のインバータ
Ｇ１の出力端子から抵抗Ｒ１及びダイオードＤ１を介し
て電流が流れ、充電される。
に加えられると、複合同期映像信号のオン期間（Ｔ１）
中ダイオードＤ１に順バイアスが加わり、ダイオードＤ
１が導通するため、コンデンサＣ１は第１のインバータ
Ｇ１の出力端子から抵抗Ｒ１及びダイオードＤ１を介し
て電流が流れ、充電される。
【００１９】ここで、抵抗Ｒ１及びコンデンサＣ２を組
合せた回路は第１のインバータＧ１の発振を防止し、抵
抗Ｒ２及びコンデンサＣ３の並列回路は応答性を良くす
る機能を有する。
合せた回路は第１のインバータＧ１の発振を防止し、抵
抗Ｒ２及びコンデンサＣ３の並列回路は応答性を良くす
る機能を有する。
【００２０】映像期間である複合同期映像信号のオフ期
間（Ｔ２）中ダイオードＤ１に逆バイアスが加わり、ダ
イオードＤ１は非導通となるため、コンデンサＣ１に蓄
積された電荷は抵抗Ｒ２及び抵抗Ｒ３を介して放電され
る。複合同期映像信号のオン期間及びオフ期間の繰り返
しに応じて上記の動作が繰り返され、複合同期映像信号
は基準電圧クランプされる。つまり、図２の波形Ａある
いは波形Ａ’の状態となって出力される。
間（Ｔ２）中ダイオードＤ１に逆バイアスが加わり、ダ
イオードＤ１は非導通となるため、コンデンサＣ１に蓄
積された電荷は抵抗Ｒ２及び抵抗Ｒ３を介して放電され
る。複合同期映像信号のオン期間及びオフ期間の繰り返
しに応じて上記の動作が繰り返され、複合同期映像信号
は基準電圧クランプされる。つまり、図２の波形Ａある
いは波形Ａ’の状態となって出力される。
【００２１】入力信号クランプ部１より出力された信号
は水平・垂直同期分離部２に入り、第２のインバータＧ
２で反転される。この第２のインバータＧ２の出力信号
の波形は図２の波形Ｂあるいは波形Ｂ’のようになる。 この信号は抵抗Ｒ４及びコンデンサＣ４よりなる積分回
路で積分され、図２の波形Ｃに示されるような水平同期
信号の成分の除去された信号となる。そして第３のイン
バータＧ３によって整形及び反転され、図２の波形Ｄに
示されるような負極性垂直同期信号となる。
は水平・垂直同期分離部２に入り、第２のインバータＧ
２で反転される。この第２のインバータＧ２の出力信号
の波形は図２の波形Ｂあるいは波形Ｂ’のようになる。 この信号は抵抗Ｒ４及びコンデンサＣ４よりなる積分回
路で積分され、図２の波形Ｃに示されるような水平同期
信号の成分の除去された信号となる。そして第３のイン
バータＧ３によって整形及び反転され、図２の波形Ｄに
示されるような負極性垂直同期信号となる。
【００２２】第２のインバータＧ２の出力信号を第４の
インバータＧ４に入力すると、その出力波形は図２の波
形Ｅのように負極性水平同期信号となる。
インバータＧ４に入力すると、その出力波形は図２の波
形Ｅのように負極性水平同期信号となる。
【００２３】入力信号クランプ部１より出力された信号
は基準電圧でクランプされているため、各インバータＧ
１〜Ｇ４の基準電圧を等しくした場合と同等となり、各
インバータＧ１〜Ｇ４に信号を入力する前に電圧を調整
する必要がない。よって各インバータＧ１〜Ｇ４を単一
の集積回路で容易に構成することができる。本実施例の
場合は一般的なゲートアレーを用いた。
は基準電圧でクランプされているため、各インバータＧ
１〜Ｇ４の基準電圧を等しくした場合と同等となり、各
インバータＧ１〜Ｇ４に信号を入力する前に電圧を調整
する必要がない。よって各インバータＧ１〜Ｇ４を単一
の集積回路で容易に構成することができる。本実施例の
場合は一般的なゲートアレーを用いた。
【００２４】
【発明の効果】本発明は、複合同期映像信号を帰還型ク
ランプ回路に入力して複合同期映像信号のローレベルを
基準電圧でクランプし、この帰還型クランプ回路の出力
信号を出力信号を第１のインバータ及び積分回路を介し
て第２のインバータに入力し、その出力信号を垂直同期
信号として出力するとともに、第１のインバータの出力
信号を第３のインバータに入力し、第３のインバータの
出力信号を水平同期信号として出力するようにしたもの
であり、複合同期映像信号のローレベルは基準電圧でク
ランプされ、すべてのインバータに入る信号の基準電圧
は同一電圧となるので、特別な電圧の整合回路を必要と
せずにすべてのインバータを同一チップの集積回路に納
めることができ、回路構成を簡単にすることができる。
ランプ回路に入力して複合同期映像信号のローレベルを
基準電圧でクランプし、この帰還型クランプ回路の出力
信号を出力信号を第１のインバータ及び積分回路を介し
て第２のインバータに入力し、その出力信号を垂直同期
信号として出力するとともに、第１のインバータの出力
信号を第３のインバータに入力し、第３のインバータの
出力信号を水平同期信号として出力するようにしたもの
であり、複合同期映像信号のローレベルは基準電圧でク
ランプされ、すべてのインバータに入る信号の基準電圧
は同一電圧となるので、特別な電圧の整合回路を必要と
せずにすべてのインバータを同一チップの集積回路に納
めることができ、回路構成を簡単にすることができる。
【図１】本発明の同期分離回路の一実施例のブロック図
【図２】同各部の電圧波形図
【図３】従来の同期分離回路の回路図
Ｇ１ 第１のインバータ
Ｇ２ 第２のインバータ
Ｇ３ 第３のインバータ
Ｇ４ 第４のインバータ
Ｒ１ 抵抗
Ｒ２ 抵抗
Ｒ３ 抵抗
Ｒ４ 抵抗
Ｃ１ コンデンサ
Ｃ２ コンデンサ
Ｃ３ コンデンサ
Ｃ４ コンデンサ
Claims (2)
- 【請求項１】複合同期映像信号を帰還型クランプ回路に
入力して複合同期映像信号のローレベルを基準電圧でク
ランプし、前記帰還型クランプ回路の出力信号を積分回
路を介して反転回路に入力し、前記反転回路の出力信号
を垂直同期信号として出力するとともに、帰還型クラン
プ回路の出力信号を他の反転回路に入力し、前記他の反
転回路の出力信号を水平同期信号として出力するように
したことを特徴とする同期分離回路。 - 【請求項２】反転回路及び他の反転回路を集積回路で構
成したことを特徴とする請求項１記載の同期分離回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3101266A JPH04331574A (ja) | 1991-05-07 | 1991-05-07 | 同期分離回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3101266A JPH04331574A (ja) | 1991-05-07 | 1991-05-07 | 同期分離回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04331574A true JPH04331574A (ja) | 1992-11-19 |
Family
ID=14296095
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3101266A Pending JPH04331574A (ja) | 1991-05-07 | 1991-05-07 | 同期分離回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04331574A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5805232A (en) * | 1995-11-24 | 1998-09-08 | Rohm Co., Ltd. | Vertical sync signal separator circuit and multi-sync monitor using the same |
-
1991
- 1991-05-07 JP JP3101266A patent/JPH04331574A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5805232A (en) * | 1995-11-24 | 1998-09-08 | Rohm Co., Ltd. | Vertical sync signal separator circuit and multi-sync monitor using the same |
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