JPH0432414B2 - - Google Patents

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、計算機のプログラムのシケンスを制
御する装置に関するものである。

従来例の構成とその問題点 計算機の命令は機能によつて、データ転送命
令・論理演算命令・算術演算命令・分岐命令・入
出力命令・制御命令などに分類されるが、そのう
ちプログラムのシーケンスに関与するのは分岐命
令であり、その中にはジヤンプ命令・サブルーチ
ンコール命令・ループ命令などが含まれる。

（ループ命令の第１の従来例） LOOP ADDRESS という命令について、その基本動作を第１図・第
２図を用いて説明する。１はループ回数をカウン
トするカウントレジスタ（CX）、２は命令カウン
タ（IC）である。中央演算装置（CPU）がこの
命令を実行すると、あらかじめループ回数がセツ
トされたカウントレジスタ１を１デクリメントア
した後、０判定イを行ない、０であれば、命令カ
ウンタ２を１インクリメントしてウ次の命令に、
０でなければ、命令カウンタ２にループ先頭アド
レスをセツトしてエ、指定されたアドレスにジヤ
ンプする。しかしながら、上記のような方法で
は、カウンタが専用のレジスタに固定されている
ため、ループの入れ子構造を取る場合にはループ
回数をメモリなどに退避あるいは復元する必要が
あり、制御が複雑になるという欠点を有してい
た。

次に、ループ命令に関する第２の従来例 STLOOP 〜 条件判定命令 LOOP IF FALSE という命令について、その基本動作を第３図・第
４図を用いて説明する。第４図において、３はス
タツク、４はスタツクポインタ、５は汎用レジス
タ（Reg）である。ループ開始命令STLOOPを
CPUが実行すると、ループ先頭アドレスをスタ
ツク３に格納しオ，カ、スタツクポインタ４を１
デクリメントキする。そして命令カウンタ２を１
インクリメントしながら順次命令を実行してい
く。次に条件判定命令を実行すると、命令カウン
タ２を１インクリメントした後、あらかじめルー
プ回数がセツトされた汎用レジスタ５を１デクリ
メントし０判定をするク。そして０判定が真であ
れば命令カウンタ２を１インクリメントケ，コし
た後スタツクポインタ４を１インクリメントサし
て次の命令へ、偽であれば命令カウンタ２にスタ
ツク最上部にセツトされたループ先頭アドレスを
セツトして指定したアドレスへジヤンプするケ，
シ。しかしながら本方法においても、第１の従来
例に比べて、条件判断命令のステツプが余分に必
要となり、プログラムサイズが増加するという欠
点を有していた。

発明の目的 本発明は、以上に説明したような欠点を取り除
いた計算機のプログラムのシーケンスを制御する
装置を提供するものである。

発明の構成 上記目的を達成するため本発明は、スタツクに
ループ先頭アドレスだけでなくループ回数も自動
格納可能な構成にしたものである。

実施例の説明 ループを制御する命令を LOOP〔ループ回数〕 NEXT とする。

第５図に本発明の一実施例におけるプログラム
シーケンス制御装置を示す。又、第６図にLOOP
命令実行時のレジスタ及びスタツク構造、第７図
にLOOP及びNEXT命令の基本動作を示し、以
下これらの図を用いて説明する。第５図におい
て、６はCPU、７はアドレスレジスタ、８はデ
ータ入出力回路、９は加算器であり、２，３，
４，５は従来例のものと同じである。

LOOP命令をCPUが実行すると、スタツクポ
インタ４の内容をアドレスレジスタ７へ移して情
報を格納すべきメモリアドレスの値を保持し、同
時に命令カウンタ２の内容（ループ先頭アドレ
ス）をデータ入出力回路８を通して、スタツク３
へ格納するス，セ。次にスタツクポインタ４の内
容を１デクリメントソした後、アドレスレジスタ
７へ移すと同時に、汎用レジスタ５（ループ回数
がセツトされている）の内容をデータ入出力回路
８を通してスタツク３へ格納タし、さらに、スタ
ツクポインタ４の内容を１デクリメント４する。
そして、命令カウンタ２を１インクリメントしな
がら順次命令を実行していく。

NEXT命令を実行すると、スタツクポインタ
４の内容を加算器９を通して１インクリメントツ
してアドレスレジスタ７へ移し、その指し示すメ
モリアドレスの内容（ループ回数）をデータ入出
力回路８へ移した後、加算器９を通して１デクリ
メントテ，トする。次に、ループ回数の０判定ナ
を行ない、０でなければ、そのループ回数をデー
タ入出力回路８を経てスタツクポインタ４が示す
メモリアドレスに格納ネし、その後、スタツクポ
インタ４の内容を再び加算器９を通して１インク
リメントノしてアドレスレジスタ７へ移し、指し
示すメモリアドレスの内容（ループ先頭アドレ
ス）をデータ入出力回路８を経て命令カウンタ２
に格納ハし直しループの先頭へ制御を移すと共
に、スタツクポインタ４の内容を加算器９を通し
て２デクリメントヒする。０であれば、命令カウ
ンタ２を１インクリメントニすると共に、スタツ
クポインタ４の内容を再び加算器９を通して１イ
ンクリメントヌして、次の命令を実行する。

従つて、ループ回数がもともとスタツクに記憶
され、ループ終了判定時の読出し／再格納を自動
化することよつて、入れ子構造のプログラムの場
合でも、従来例の様にプログラマがレジスタ内の
ループ回数（第１の従来例ではカウントレジスタ
CX、第２の従来例では汎用レジスタReg）をス
タツクに退避する命令を明示的に記述する必要が
なく、プログラミングが容易になると共に、実行
速度も速くなる なお、ループ内の命令でスタツク内のループ回
数に１を書き込み、NEXT命令実行時の１デク
リメントで０判定させることにより、ループから
強制的に抜け出すことも可能となる。

発明の効果 本発明によつて、次のような効果がもたらされ
る。

(i) スタツク内にループ先頭アドレスとループ回
数を持つことにより、入れ子構造を取る場合に
レジスタの退避／復元命令を明示的に記述する
必要がなく、プログラミングが容易になる。

(ii) NEXTという１命令が、ループ終了判定及
びループ先頭アドレスへの分岐を実行するた
め、命令記述に必要なメモリ領域が少なくてす
む。さらに単一命令をメモリからロード・解読
するだけで上記を実行できるため、実効的な実
行速度も速まる。

(iii) ループ内の命令でスタツク内のループ回数に
１を書き込み、NEXT命令実行時の１デクリ
メントで０判定させることにより、ループの中
からの脱出も容易である。

【図面の簡単な説明】

第１図は第１の従来例の基本動作を説明するフ
ローチヤート、第２図はそのレジスタ構造を説明
する図、第３図は第２の従来例の基本動作を説明
するフローチヤート、第４図はそのレジスタおよ
びスタツク構造を説明する図、第５図は本発明の
プログラムシーケンス制御装置の基本構造の一実
施例を説明するブロツク図、第６図は第５図のレ
ジスタ及びスタツク構造を説明する図、第７図は
本発明の基本動作を説明するフローチヤートであ
る。 ３……スタツク、６……中央演算装置
（CPU）。

Claims (1)

1. 【特許請求の範囲】 １ データまたはアドレス情報を一時退避するた
   めメモリ装置内に配置されたスタツクと、 上記メモリ装置とバス接続された中央演算装置
   内に配置され、現在実行中の命令アドレスを格納
   する命令カウンタと、 上記中央演算装置内に配置され常に上記スタツ
   クの最上位アドレスを記憶するスタツクポインタ
   とから構成され、 ループ開始命令の実行時にループ回数とループ
   先頭アドレスを上記スタツクに格納し、ループ終
   了判定命令の実行時に上記スタツク内の上記ルー
   プ回数を１デクリメントし、その結果が０であれ
   ば上記スタツクから上記ループ回数と上記ループ
   先頭アドレスを棄却した後上記命令カウンタをイ
   ンクリメントし、また上記結果が０でなければ上
   記スタツク内の上記ループ先頭アドレスを上記命
   令カウンタに転送することを特徴とするプログラ
   ムシーケンス制御装置。