JPH04322351A - データ通信処理装置のインタフェース方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はデータ通信処理装置のイ
ンタフェース方式に関し、特に複数の速度の異なるシリ
アルインタフェースの通信路を有し、ホストコンピュー
タからポーリング方式でＩ／Ｏ（入出力）コントローラ
をアクセスするシステムにおけるインタフェース方式に
関する。

【０００２】

【従来の技術】システムを制御する１つのホストコンピ
ュータから複数のＩ／Ｏコントローラと通信し、通信方
式に高速性を必要とせず、かつ、ホストコンピュータと
Ｉ／Ｏコントローラ間が数ｍ〜数百ｍの距離がある場合
に、各装置間をＣＣＩＴＴ勧告Ｖ．２８／Ｖ．１０／Ｖ
．１１等の　電気的レベルによるポイント・ツー・ポイ
ントのシリアルインタフェース方式で接続することが可
能である。 このとき、ホストコンピュータから、同時に複数のＩ／
Ｏコントローラと通信する必要がある場合、シリアルイ
ンタフェースはポイント・ツー・ポイントで接続される
。 また、ホストコンピュータとＩ／Ｏコントローラ間のデ
ータ通信をポーリング方式で通信する場合に、シリアル
インタフェースをＩ／Ｏコントローラに２ポート実装し
、各Ｉ／Ｏコントローラでホストコンピュータからのデ
ータを中継処理する機能により、ホストコンピュータと
Ｉ／Ｏコントローラをマスタ／スレーブの主従関係とし
たカスケード接続により、ホストコンピュータからは少
ないシリアルインタフェースで多数のＩ／Ｏコントロー
ラを接続することが可能である。しかし、この方式では
、Ｉ／Ｏコントローラ側のシリアルインタフェース用ポ
ートに、システムで採用された電気的レベルに適応する
通信用ドライバ／レシーバをそれぞれ持つ必要があり、
しかも、接続に方向性があるため、誤接続の原因ともな
る。上述の如きシステムで、Ｉ／Ｏコントローラからホ
ストコンピュータと同一のインタフェースでカスケード
接続されたＩ／Ｏプロセッサ以外に何等かの制約により
通信速度の異なるシリアルインタフェース、例えば、２
線式／４線式アナログ通信回線の如き、低速の通信路を
用いて、他のＩ／Ｏコントローラを接続するシステムが
ある。この場合、アナログ通信回線部分が低速なため、
アナログ通信以外のホストインタフェース部分で高速な
通信速度とし、全体のポーリング時間を短縮する手法が
採用される。しかし、この手法では、高速なシリアルイ
ンタフェースで通信されるシリアルデータをパラレルデ
ータに変換し、再度、アナログ通信回線の通信速度に応
じたシリアルデータに変換する必要がある。

【０００３】

【発明が解決しようとする課題】一般に、シリアルデー
タからパラレルデータへの変換処理は、バイト単位に行
われる。シリアルデータからパラレルデータへの変換で
は、シリアルデータのデータフォーマット長を８ビット
とすると、８ビットのデータが蓄積されるまでの時間（
通信時間×８の逆数）が最低でも必要となる。パラレル
データからシリアルデータへの変換も同様である。従っ
て、最大通信速度の異なる複数のシリアルインタフェー
スを持つシステムにおいて、通信速度の制限のない通信
路を如何に高速化しても、低速な通信路に制約を受け、
全体の通信時間は短縮されない。特に、このような構成
で複数のアナログ通信回線を介して遠隔のＩ／Ｏプロセ
ッサとデータ通信が必要な場合、ポーリング時間は、経
由したアナログ通信回線における通信時間が必要である
。本発明は上記事情に鑑みてなされたもので、その目的
とするところは、従来の技術における上述の如き問題を
解消し、複数のＩ／Ｏコントローラの接続を容易にし、
ポート数の削減と誤接続対策を実現するとともに、全体
のポーリング方式による通信時間を短縮することが可能
なデータ通信処理装置のインタフェース方式を提供する
ことにある。

【０００４】

【課題を解決するための手段】本発明の上記目的は、全
体を制御する一つのホストプロセッサと複数のＩ／Ｏプ
ロセッサから成り、前記各Ｉ／Ｏプロセッサが前記ホス
トプロセッサからポーリング方式でアクセスされるシス
テムであって、前記各Ｉ／ＯプロセッサはＩ／Ｏプロセ
ッサ制御部とインタフェース変換部を有し、前記ホスト
プロセッサからのデータを前記Ｉ／Ｏプロセッサ制御部
が受け取ると同時に前記インタフェース変換部で変換し
、他のシリアル通信路を利用して前記ホストプロセッサ
に直接に接続されていない他のＩ／Ｏプロセッサに転送
される如く構成されたシステムにおいて、前記ホストプ
ロセッサの接続インタフェースであるシリアル通信路で
の最大通信速度と前記他のシリアル通信路での最大通信
速度に速度差がある場合に、前記ホストプロセッサの接
続インタフェースであるシリアル通信路での最大通信速
度を、前記他のシリアル通信路での最大通信速度に一致
させたことを特徴とするデータ通信処理装置のインタフ
ェース方式によって達成される。

【０００５】

【作用】本発明に係るデータ通信処理装置のインタフェ
ース方式においては、最低速の通信路の通信速度に応じ
た速度でホストコンピュータと通信を行うように構成し
たことにより、シリアル／パラレル変換処理をなくし、
全体のアクセス時間を短縮することを可能としたもので
ある。

【０００６】

【実施例】以下、本発明の実施例を図面に基づいて詳細
に説明する。図１は、本発明の一実施例を示すものであ
り、本発明をネットワーク管理システムに適用した場合
の構成図である。図において、１はホストコンピュータ
であるホストプロセッサ、３は高速の通信が可能なシリ
アルインタフェースであるコントロールバス、１００，
２００，・・・・ｎ００はコントロールバス３に接続さ
れた複数のＩ／Ｏプロセッサ、１０２，２０２，・・・
・ｎ０２は上述のＩ／Ｏプロセッサ１００，２００，・
・・・ｎ００からそれぞれ、２線／４線式アナログ回線
の如きシリアル通信路１０１，２０１，ｎ０１を介して
接続される複数のＩ／Ｏプロセッサを示している。上述
のＩ／Ｏプロセッサ１００，２００，・・・・ｎ００お
よび１０２，２０２，・・・・ｎ０２の内部には、コン
トロールバス３へのデータ出力制御回路２１，Ｉ／Ｏプ
ロセッサ制御部２２，インタフェース変換部２３，メイ
ンチャネル変復調回路２４およびシリアル通信路接続回
路２５が配置されている。Ｉ／Ｏプロセッサ制御部２２
とインタフェース変換部２３の二つのシリアルインタフ
ェースは、シリアル通信路１０１，２０１，ｎ０１での
通信速度と同一の通信速度で、コントロールバス３から
データを送／受信する。図２は、上述のデータ出力制御
回路２１，Ｉ／Ｏプロセッサ制御部２２およびインタフ
ェース変換部２３の詳細な接続構成を示すものである。 図において、２１−１は通信レシーバ、２１−２は通信
ドライバ、２１−３は上述の通信レシーバ２１−１／通
信ドライバ２１−２と、Ｉ／Ｏプロセッサ制御部２２お
よびインタフェース変換部２３とを接続したり、切り換
える機能を有する切り換え回路を示している。Ｉ／Ｏプ
ロセッサ制御部２２とインタフェース変換部２３は、そ
れぞれ、内部にシリアルインタフェース回路を有する。 また、インタフェース変換部２３の内部には、シリアル
インタフェース上のデータを検出する機能がある。上述
のコントロールバス３上には、ホストプロセッサ１から
ポーリング方式でアクセスするデータが出力されている
。

【０００７】上述のコントロールバス３が直接ホストプ
ロセッサ１と接続されている場合、切り換え回路２１−
３は、ホストプロセッサ１からのデータをＩ／Ｏプロセ
ッサ制御部２２とインタフェース変換部２３に出力する
。Ｉ／Ｏプロセッサ制御部２２は、受信したデータのポ
ーリングアドレスをチェックし、自アドレスに該当する
場合には、通信ドライバ２１−２のＥｎａｂｌｅ信号を
Ｅｎａｂｌｅ状態とし、データをコントロールバス３上
に出力する。インタフェース変換部２３は、コントロー
ルバス３からのデータをそのままインタフェース変換し
（つまり、速度変換を行わず、インタフェース変換のみ
行い）て、シリアル通信路１０１に出力する。シリアル
通信路１０１から受信したデータは、インタフェース変
換を行い、有効データを検出し、切り換え回路２１−３
に出力すると同時に、Ｅｎａｂｌｅ信号をＥｎａｂｌｅ
状態とする。 この状態において、切り換え回路２１−３の内部は、Ｉ
／Ｏプロセッサ制御部２２からのデータとインタフェー
ス変換部２３からのデータをワイヤードオアで接続した
後、データをコントロールバス３に出力する。一方、コ
ントロールバス３が直接ホストプロセッサ１と接続され
ていない場合（すなわち、シリアル通信路１０１等を介
して接続されている場合）には、インタフェース変換部
２３で、シリアル通信路１０１から受信したデータを切
り換え回路２１−３に出力する。切り換え回路２１−３
は、インタフェース変換部２３からのデータを、Ｉ／Ｏ
プロセッサ制御部２２とコントロールバス３に出力する
よう制御する。Ｉ／Ｏプロセッサ制御部２２は、切り換
え回路２１−３から受信したデータのポーリングアドレ
スをチェックし、自アドレスに該当する場合には、切り
換え回路２１−３を経てインタフェース変換部２３に出
力する。また、コントロールバス３からのデータは、切
り換え回路２１−３を経てインタフェース変換部２３に
出力する。インタフェース変換部２３は、各データを変
換し、シリアル通信路１０１に出力する。上述の実施例
によれば、コントロールバス３の通信速度がシリアル通
信路１０１の通信速度と同一であり、インタフェース変
換部２３での速度変換の必要性がなくなる。また、Ｉ／
Ｏプロセッサ内部にはＩ／Ｏプロセッサ制御部２２とイ
ンタフェース変換部２３の二つのシリアルインタフェー
ス回路があるが、ホストプロセッサとのインタフェース
を一つの通信ポートで実現し、回路的に単純化すること
が可能になっている。

【０００８】コントロールバス３へのデータ出力制御回
路２１に、Ｉ／Ｏプロセッサ制御部２２，イ東タフェー
ス変換部２３をパラレルに接続することにより得られる
効果を、以下、図３〜図５を用いて説明する。まず、図
３は、図１に示したネットワーク管理システムを拡張し
た構成で、ホストプロセッサ１とコントロールバス３，
１０３，２０３およびＩ／Ｏプロセッサ１００，１０２
，１１０，１１２，２００，２０２，２１０，２１２，
２２０，２２２，２３０，２３２とアナログ通信回線１
０１，２０１，１１１，２１１，２２０，２３１から構
成されている。 ここで、ホストプロセッサ１から、Ｉ／Ｏプロセッサ２
３２へポーリングによりアクセスする時間を求める。従
来の方式では、コントロールバスとアナログ通信回線そ
れぞれで、最大の通信速度で通信を行っていたため、各
Ｉ／Ｏプロセッサ内部のインタフェース変換部で通信速
度の変換を行う必要があった。従って、データがシリア
ルからパラレルまたはパラレルからシリアルに変換され
る時間を必要としていた。ここでは、説明を簡単にする
ため、一定長のデータを通信する場合のコントロールバ
スの通信時間をＴとし、コントロールバスの通信速度と
アナログ通信回線の通信速度の比を１：３とする。また
、シリアル／パラレル変換等のインタフェース変換部の
処理時間を無視し、単に、通信路の通信時間のみを求め
てみる。この場合の各Ｉ／Ｏプロセッサでデータが受信
される時間のタイムチャートを図５に示す。Ｉ／Ｏプロ
セッサ２３２がすべてのデータを受信するまでには８Ｔ
を必要としている。

【０００９】これに対して、上記実施例に示した方式に
よれば、Ｉ／Ｏプロセッサ制御部２２とインタフェース
変換部２３に同時にデータが受信されるので、インタフ
ェース変換に要する時間を（従来例の場合と同様に）無
視すると、ホストプロセッサからのデータ出力時間と殆
んど同一時間に、すべてのＩ／Ｏプロセッサに通信され
ることになる。この状況を図４に示す。図４では、Ｉ／
Ｏプロセッサ２３２がすべてのデータを受信するまでに
、アナログ通信路での通信時間に極めて近い値である３
Ｔを要することになる。上述の如く、本実施例によれば
、ホストプロセッサ１とＩ／Ｏプロセッサ１００，２０
０，・・・・ｎ００を、コントロールバス３にマルチド
ロップ方式で接続することが可能となる。また、データ
の速度変換処理が不要であるため、全体の通信時間を短
縮することができる。更に、各Ｉ／Ｏプロセッサからコ
ントロールバス３への接続ポートが一つであるため、ハ
ードウェア量を削減することが可能となり、誤接続対策
も実現できるようになる。なお、上記実施例は本発明の
一例を示すものであり、本発明はこれに限定されるべき
ものではないことは言うまでもない。

【００１０】

【発明の効果】以上、詳細に説明した如く、本発明によ
れば、低速な通信路の通信速度に応じた速度でホストコ
ンピュータと通信を行うように構成し、シリアル／パラ
レル変換処理をなくしたことにより、全体のアクセス時
間を短縮することを可能とし、複数のＩ／Ｏコントロー
ラの接続を容易にし、ポート数の削減と誤接続対策を実
現するとともに、全体のポーリング方式による通信時間
を短縮することが可能なデータ通信処理装置のインタフ
ェース方式を実現できるという顕著な効果を奏するもの
である。

【００１１】

【図面の簡単な説明】

【図１】本発明の一実施例を示す図であり、本発明をネ
ットワーク管理システムに適用した場合の構成図である
。

【図２】図１中のデータ出力制御回路２１，Ｉ／Ｏプロ
セッサ制御部２２およびインタフェース変換部２３の詳
細な接続構成を示す図である。

【図３】図１に示したネットワーク管理システムを拡張
した構成を示す図である。

【図４】実施例における各Ｉ／Ｏプロセッサでデータが
受信される時間のタイムチャートである。

【図５】従来技術における各Ｉ／Ｏプロセッサでデータ
が受信される時間のタイムチャートである。

【符号の説明】

１：ホストプロセッサ、３：コントロールバス、１００
，２００，・・・・ｎ００：Ｉ／Ｏプロセッサ、１０１
，２０１，・・・・ｎ０１，１１１，２１１，２２１，
２３１：シリアル通信路、１００，１０２，１１０，１
１２，２００，２０２，２１０，２１２，２２０，２２
２，２３０，２３２，・・・・ｎ０２：Ｉ／Ｏプロセッ
サ、２１：データ出力制御回路、２２：Ｉ／Ｏプロセッ
サ制御部、２３：インタフェース変換部、２４：メイン
チャネル変復調回路、２５：シリアル通信路接続回路。

Claims (2)

【特許請求の範囲】
1. 【請求項１】　　全体を制御する一つのホストプロセッ
   サと複数のＩ／Ｏプロセッサから成り、前記各Ｉ／Ｏプ
   ロセッサが前記ホストプロセッサからポーリング方式で
   アクセスされるシステムであって、前記各Ｉ／Ｏプロセ
   ッサはＩ／Ｏプロセッサ制御部とインタフェース変換部
   を有し、前記ホストプロセッサからのデータを前記Ｉ／
   Ｏプロセッサ制御部が受け取ると同時に前記インタフェ
   ース変換部で変換し、他のシリアル通信路を利用して前
   記ホストプロセッサに直接に接続されていない他のＩ／
   Ｏプロセッサに転送される如く構成されたシステムにお
   いて、前記ホストプロセッサの接続インタフェースであ
   るシリアル通信路での最大通信速度と前記他のシリアル
   通信路での最大通信速度に速度差がある場合に、前記ホ
   ストプロセッサの接続インタフェースであるシリアル通
   信路での最大通信速度を、前記他のシリアル通信路での
   最大通信速度に一致させたことを特徴とするデータ通信
   処理装置のインタフェース方式。
2. 【請求項２】　　全体を制御する一つのホストプロセッ
   サと複数のＩ／Ｏプロセッサから成り、前記各Ｉ／Ｏプ
   ロセッサが前記ホストプロセッサからポーリング方式で
   アクセスされるシステムであって、前記各Ｉ／Ｏプロセ
   ッサはＩ／Ｏプロセッサ制御部とインタフェース変換部
   を有し、前記ホストプロセッサからのデータを前記Ｉ／
   Ｏプロセッサ制御部が受け取ると同時に前記インタフェ
   ース変換部で変換し、他のシリアル通信路を利用して前
   記ホストプロセッサに直接に接続されていない他のＩ／
   Ｏプロセッサに転送される如く構成されるとともに、前
   記転送先のＩ／Ｏプロセッサから更に前記ホストプロセ
   ッサとの接続に使用されるインタフェースと同一インタ
   フェースで他のＩ／Ｏプロセッサが接続され、前記ホス
   トプロセッサの接続インタフェースでのシリアル通信路
   での最大通信速度と他のシリアル通信路での最大通信速
   度に速度差があるシステムにおいて、前記ホストプロセ
   ッサの接続インタフェースの通信用にバス接続用ドライ
   バ／レシーバと前記ドライバの出力を制御するデータ出
   力制御回路とを設け、前記ホストプロセッサとＩ／Ｏプ
   ロセッサをシリアル通信によるバス型のコントロールバ
   スで接続し、また、前記データ出力制御回路は、前記Ｉ
   ／Ｏプロセッサ制御部とインタフェース変換部とコント
   ロールバスの三つのシリアルインタフェースを切り換え
   可能に構成し、前記コントロールバスにパラレルにＩ／
   Ｏプロセッサ制御部とインタフェース変換部の接続を行
   い、前記コントロールバス上での通信速度を前記他のシ
   リアル通信路の最小通信速度に一致させたことを特徴と
   するデータ通信処理装置のインタフェース方式。