JPS63262380A - エレベ−タ−の監視装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、制御用コンピュータにより制御されるエレベ
ータ−を、監視用コンピュータによって監視するエレベ
ータ−監視装置に係り、特にコンピュータ間のデータ通
信に好適なエレベータ−通信システムに関する。

〔従来の技術〕

従来のエレベータ−監視装置としては、例えば特開昭５
９−２２８６９号公報に記載のように監視装置本体はマ
イクロプロセッシングユニット（以下ＭＰＵと略称する
）、アドレス信号や制御信号をＭＰＵと周辺装置との間
でやりとりするシステムバス、プログラムを格納するリ
ード・オンリ・メモリ（以下、ＲＯＭと略称する）、デ
ータの一時記憶に用いるランダム・アクセス・メモリ（
以下ＲＡＭと略称する）、およびエレベータ−制御装置
からのディジタル信号をＭＰＵに対し入出力を行なうベ
ニリフエリアル・インターフェイス・アダプタ（以下Ｐ
ＩＡと略称する）などから構成されている。

上記従来技術はエレベータ−制御装置からのディジタル
信号をＰＩＡを用いてＭＰＵに対し入出力を行なってい
るため、エレベータ−制御装置と監視装置との配線本数
が多く、またノイズの影響を受けやすいなどの問題があ
った。

ＰＩＡを用いた場合、信号の入出力速度は速くなるもの
の、前述した様に配線本数が多いため、この配線本数を
減らす工夫として、たとえば、マイクロコンピュータを
用いたエレベータ−では、特開昭５２−７９８１１８号
公報記載のもののように、各マイクロコンピュータ間の
周辺ＬＳＩ（大規模集積回路）で直列多重通信を司るＡ
ＣＩＡ　（Ａｓｙｎｃｈｒｏｎｏｕｓ　Ｃｏｍｍｕｎｉ
ｃａｔｉｏｎ　　ＩｎｔｅｒｆａｃｅＡｄａｐｔｅｒ）
により通信し配線本数の低域、さらには処理性の向上を
図っている。

また、前述したＡＣＩＡをエレベータ−制御装置と監視
装置との入出力に用いた例も示されている。

〔発明が解決しようとする問題点〕

ところで従来提案された非同期形直列データ通信では次
のような問題が生じる。まず第一に、汎用的な通信を行
うため、複雑な通信手順が必要であり、そのため、通信
手順を満足するためのソフトウェアが必要で、これはシ
ステムが大きくなるとますます複雑になっていく。した
がって、そのソフトウェアの開発はもとより、メンテナ
ンスも必要になってくる。

第２に、通信にソフトウェアが介入することから、マイ
コンの負荷率（アイドル時間／実際に処理している時間
）が増大することである。

第３にミ第１、第２の理由とも関連するが、データ通信
は一般に、割込みによる通信が行われる。

たとえば、ＡＣＩＡの場合、受信用データレジスタが満
杯のときマイコンに割込みをかける。マイコンは、この
割込みにより受信データを適当なメモリに格納する。以
上のように割込みを用いるので、通信すべきポート数（
ここではエレベータ−の台数に関連）が多いと、割込み
管理プログラムの増大となるとともに、ソフトウェアの
複雑化、さらには、割込みのためのオーバーヘッド（こ
れは負荷率が大となる）が多くなる欠点がある。

本発明は上記実状に鑑みてなされたもので、その目的と
するところは、エレベータ−制御用コンピュータとエレ
ベータ−監視用コンピュータ間の入出力データ通信を容
易に行うことができ、さらに通信エラーの少ないエレベ
ータ−の監視装置を提供することにある。

〔問題点を解決するための手段〕

上記目的を達成するために、本発明は、エレベータ−制
御用コンピュータと、このコンピュータで処理されたデ
ータに基づいて所定の形態に処理する監視用コンピュー
タとの入出力データを直列通信する直列通信面制御手段
として、複数の送信データを記憶しておく送信用データ
バッファメモリ、クロック信号を分周して生成するアド
レス生成手段、送信用データバッファメモリならびにア
ドレス生成手段から得た並列データを直列データに変換
し、周期データを加えて直列送信データ群とし、この送
信データ群を変調回路を介して変調し、所定の周期で周
期的に送信する直列送信手段と、所定の周期で変調して
送られてくる同期データ、アドレスデータ、受信データ
を含む直列受信データ一群を復調回路を介して復調し、
得られた直列データを並列データに変換し、並列データ
から受信データとアドレスデータとを分離し、受信デー
タｔアドレスで示される受信用データバッファメモリの
領域から順次記憶する直列受信手段により構成したこと
を特徴とする。

〔作用〕

以上のように構成した直列通信手段は、お互いのデータ
を送受信するのに、コンピュータでデータの授受を行い
たいアドレスを設定すれば、あとは同期信号に応じてコ
ンピュータの処理とは無関係に独立してデータの授受を
行なうことができるようになっているため、コンピュー
タの通信ソフトウェアをなくすことができるので、コン
ピュータの負荷率を減少することができ、また、エレベ
ータ−側の制御用コンピュータ回路と監視用コンピュー
タ回路とで授受されるデータ量が多い場合には、従来装
置ではそれぞれのコンピュータ回路に通信用のコンピュ
ータが必要となるが、本発明によれば、この通信用コン
ピュータを不要にすることができるので、通信に伴なう
ソフトウェアが全く不要となり、エレベータ−装置及び
監視装置の製造原価を大巾に低減することができるよう
になる。

〔実施例〕

以下、本発明を図示の一実施によって説明する。

以下の実施例では、エレベータ−の制御装置２とエレベ
ータ−の監視装置ｌとを直列通信手段（以下、これをシ
リアル伝送アダプタ（ＳＤＡ）と略称する）を適用して
、エレベータ−監視システムを構成した実施例、ならび
に当該シリアル伝送アダプタの機能、構成について説明
する。

第１図は、エレベータ−制御装置とエレベータ−監視装
置（ＭＡＳ）とを接続したときの構成図である。

本実施例では１台のＭＡＳＩで２台のエレベータ−制御
装置２Ａ、２Ｂを監視する例を示している。

エレベータ−制御装置２Ａ（１号機）は、エレベータ−
の制御プログラムを格納しているＲＯＭ２　Ａ　１．　
ＲＯＭ　２　Ａ　Ｉに格納されているエレベータ−制御
プログラムに基づく制御を行なうＭＰＵ２Ａｚ、エレベ
ータ−を制御するための演算信号を一時的に格納するＲ
ＡＭ２Ａｓ、エレベータ−２ＡＣに動作信号を与えたり
、エレベータ−情報をとり込んだりする入出力インター
フェイス（ＩＡ）２Ａ４、エレベータ−監視装置１とデ
ータ通信を行うシリアル伝送アダプタ（ＳＤＡ）２Ａｓ
から構成されている。

一方、エレベータ−監視装置ｌは、エレベータ−監視プ
ログラムを格納しているＲＯＭ１ａ、監視プログラムの
制御を行なうＭＰＵ１ｂ、監視するための演算信号を一
時的に格納するＲＡＭＩＣ。

遠隔地に設置された中央監視部３に一般電話回線などを
用いて監視データを送信するための通信装置１ｄ、各エ
レベータ−制御装置２Ａ、２Ｂとデータ通信を行うシリ
アル伝送アダプタ（ＳＤＡ）１ｅ＋、ｌｅｇより構成さ
れている。

そして、エレベータ−監視装置ｌとエレベータ−制御装
置２Ａ、２Ｂ間には、直列データ通信のために、一般的
には、送信、受信の２対ずつの通信ラインＬ＋、Ｌｘが
ある。

以上のように構成されたシステムにおいて、シリアル伝
送アダプタｌｅｌ、ｌｅｇは、直列送信と直列受信を個
々に行い、通信ラインＬ’＋、Ｌｘも送゛受同時通信可
能な全二重通信構成になっているものとする。

さて、シリアル伝送アダプタ１６＋、１６ｇを用いたと
きのデータ通信はお互いのシリアル伝送アダプタ同志で
マイクロコンピュータの制御とは無関係に所定の周期で
周期的に行われる。したがって、マイクロコンピュータ
から見ると、通信の意識をすることなく、すなわち通信
ソフトウェアの介入なしにデータをアクセスできる。

たとえば、エレベータ−制御装置２Ａのエレベータ−の
状態情報は、シリアル伝送アダプタ２Ａｓの送信用バッ
ファメモリからシリアル伝送アダプタ１ｅ、の受信用バ
ッファメモリに反映されているので、監視用ＭＰＵ１ｂ
はシリアル伝送アダプタｌｅ、の受信用バッファメモリ
の内容を読み出　　　゛すのみでよい、これは、逆に送
信する場合でも制御用Ｍ　Ｐ　Ｕ　２　Ａ　ｔは、シリ
アル伝送アダプタ２Ａ。

の受信用バッファメモリの内容を読み出すのみでよい。

次にシリアル伝送アダプタｌｅｔの機能及び具体的な構
成を第２図を用いて述べる。なお、他のシリアル伝送ア
ダプタの機能、構成も同じである。

シリアル伝送アダプタは、大別して送信ブロックと受信
ブロックに分れる。

送信ブ・ロックの主な機能としては、 （１）送信用バッファメモリ４の並列データを順次取り
出す機能 （２）並列データをシリアルデータに変換する機能 （３）同期信号を生成し、その信号をシリアルデータの
頭に加える機能 （４）上記（３）で得たシリアルデータを変調と送信す
る機能が挙げられる。

一方受信ブロックの主な機能としては、（１）変調され
て送られてきたシリアルデータを復調する機能 （２）復調されたシリアルデータを並列データに変換す
る機能 （３）上記（２）で変換された並列データを受信用バッ
ファメモリ５に順次格納する機能。

が挙げられる。

シリアル伝送アダプタｌｅｔの外部とのインターフェイ
ス信号は、マイクロコンピュータあるいは入出力インタ
ーフェイス回路と接続するためのデータバスＤＢ、アド
レスバスＡＢ、コントロールバスＣＢ、シリアル伝送ア
ダプタ１ｅ＋の接続方式を切換えるためのマスタ／スレ
ーブ信号ＭＡＳＴＥＲ／５ＬＡＶＥ、ならびに１：１／
ｌ：ｎ信号がある。また、通信異常状態をあられすアラ
ーム信号ＡＬＭを出力している。さらに、シリアルデー
タを送信するための出力ボートＳＯ１ならびにシリアル
データを入力するための入力ボートＳＩがある。

なお、接続方式をｌ：ｎとしたときＭＡＳＴＥＲ／５Ｌ
ＡＶＨの信号が有効であり、この場合、通信データのフ
レーム構成は第３図のように同期信号、アドレス、デー
タ・・・・・・同期信号のようになる。

このアドレスはマスクあるいはスレーブのシリアル伝送
アダプタのデバイスアドレスを意味する。

したがって１：ｌの場合はこのアドレスは意味を持たず
フレーム構成は第３図のアドレスを除いた構成となる。

以上のことから、接続方式により、アドレスデータをフ
レームに加えるかどうかをコントロールする必要がある
。

最初に送信ブロックの回路構成と動作を述べる。

ここで送信用バッファメモリ４に送信したいデータが記
憶されているものとする。クロック回路６の信号ＣＫは
カウント回路７に入力する。このカウント回路７のデー
タをもとに同期信号回路８より同期信号ＳＹを得、これ
をまず変調回路９を介して、シリアル出力端子（ボート
）、Ｓｏに出力する。次に、接続方式が１：ｎの場合、
アドレスデータを送る必要があるため、アドレス信号Ａ
Ｂ、。

をデータセレクタ１０で選択し、このデータ（ＤＢτ４
）をシフトレジスタ１１を介して、並列−直列変換を行
う。この変換されたアドレスデータＳｏ１はオア回路１
２、変調回路９を通り、同様にシリアル出力端子ＳＯに
出力される。次に、送信用バッファメモリ５の内容は一
旦データバツフアレジスタ１３に格納後、データセレク
タ１０、シフトレジスタ１１を介して、アドレスデータ
と同様にシリアル出力端子ＳＯに出力される。送信用バ
ッファメモリが複数個ある場合次々と同様な経路で出力
される。最後のデータが送出されたとき、次に同期デー
タが送出され、以下周期的に送信がくりかえされる。し
たがって、シリアル出力端子ＳＯからのデータのフレー
ム構成は、前述の第３図のようになる。接続方式が１＝
１の場合、データセレクタ１０はアドレス側に切換ねら
ず、データバス側になっているので、アドレスデータは
送出されない。以上の送信タイミングを制御するのがタ
イミング回路で、これの出力は各回路に出力される。（
ただし図示省略） 次に受信ブロックの回路構成と動作を述べる。

シリアル入力端子ＳＩから入力したデータは、まず、復
調回路１５を介してデータの復調を行う。

復調されたシリアルデータＳ１．はシフトレジスタ１６
によりパラレルデータＤＢＲ＋に変換する。

このパラレルデータＤＢＲＩは同期信号回路１７により
同期信号かどうか判定し、もし同期信号であれば、カウ
ンタ回路１８をスタートさせ、タイミング回路を動作可
能とし、この回路よりデータ受信をスムーズに行わせる
ためのタイミング信号を発生させる。シリアル入力端子
から送られてきた信号がアドレスのとき（１：ｎのとき
同期信号の後は必ずアドレスとなる）アドレスバッファ
レジスタ１９に格納する。一方、データであればデータ
バッファレジスタ２０に格納する。データバッファレジ
スタ２０の内容はバスコントロールロジック２１を介し
て、受信バッファメモリ５に順次記憶して行く。次の周
期で送られてくるまでこの受信バッファメモリの内容は
不変である。

なお、送信バッファレジスタメモリはバスコントロール
ロジック２１を介して、ＭＰＵあるいは入出力インター
フェイスとアクセス可能である。

以上、シリアル伝送アダプタの回路構成と動作を述べた
が、これは最近の半導体技術により容易に１チツプのＬ
ＳＩにすることが可能である。

また、マイクロコンピュータとシリアル伝送アダプタの
接続方法はマイクロコンピュータのアドレスバス、デー
タバス、コントロールバスにシリアル伝送アダプタのバ
スを接続すればよい。このような接続方法により、マイ
クロコンピュータのアドレス空間の一部に、送受信用バ
ッファメモリがあるため、バッファメモリのアクセスが
容易に簡単に行うことができる。

一方、シリアル伝送アダプタ同志の接続方法は、シリア
ル入出力端子をお互いに接続するのみでよい。

次に本発明の一実施例の効果を述べる。まず、第一に、
シリアル伝送アダプタはマイクロコンピュータとは独立
して直列通信を行うので、マイクロコンピュータの通信
ソフトウェアをなくすことができる。これは、特に大き
な効果で、このことにより、マイクロコンピュータのＭ
ＰＵ負荷率は減少し、エレベータ−の制御や監視にそれ
ぞれ充分に時間をかけられ、エレベータ−の制御機能、
及び監視機能の性能向上を図ることができる。

第２に、制御回路と監視回路とのデータ通信は直列通信
によるため、配線本数を大巾に低減でき、このことによ
り、配線コストの低減、信錬性向上を図ることができる
。

〔発明の効果〕

以上、詳述したごとく本発明によれば、エレベータ−監
視システムの構成を単純化でき、そのことによりハード
ウェア、ソフトウェア両面のコスト低減を図ることがで
きる。同時にＭＰＵ負荷を低減することができ、エレベ
ータ−制御機能及び、監視機能の性能向上を図ることが
可能となる。

さらに、エレベータ−制御部とエレベータ−監視部とは
、全く別のＭＰＵによって機能するため、万一、監視装
置側に異常が発生しても、エレベータ−制御回路にはい
っさい影響を及ぼさないため、信頬性の高いエレベータ
−監視装置を提供できる。

また、エレベータ−を監視する為の合理性チェックのプ
ログラムは総べて監視装置側に組み込まれており、エレ
ベータ−制御回路内のプログラム変更及び、回路変更を
必要としないため、低コストで製造可能な監視装置を提
供できる。

【図面の簡単な説明】

第１図は本発明のシステム構成図、第２図は直列通信手
段のブロック図、第３図は直列通信手段の人出力データ
のフレーム構成図である。 １・・・・・・エレベータ−監視部Ｗ、２Ａ、２Ｂ・・
・・・・エレベータ−制御装置、１ａ・・・・・・ＲＯ
Ｍ、ｌｂ・・・・・・ＭＰＵ、１　ｃ”＝ＲＡＭｓ　１
　ｅｌ、１　ｅｘ、２Ａｓ・・・・・・シリアル伝送ア
ダプタ、１ｄ・・・・・・通信装置、２Ａ４・・・・・
・入出力インターフェイス、２Ａ、・・・・・・エレベ
ータ−１３・・・・・・中央監視部。 第１図 第３図 第２図

Claims (1)

【特許請求の範囲】
1. 複数の階床をサービスするエレベーターと、前記エレベ
   ーターを制御する制御用コンピュータと、このコンピュ
   ータで処理されたデータに基づいて所定の形態で処理す
   る監視用コンピュータとを有し、前記エレベーターの状
   態を監視する監視装置に前記制御用コンピュータで処理
   されたデータを直列通信する直列通信制御手段を備えた
   ものにおいて、前記直列通信制御手段は、複数の送信デ
   ータを記憶しておく送信用データバッファメモリ、クロ
   ック信号を分周して得るアドレス生成手段、前記送信用
   データバッファメモリならびに前記アドレス生成手段か
   ら得た並列データを直列データに変換し、前記直列デー
   タに同期データを加えて直列送信データ群とし、前記送
   信データ群を変調回路を介して変調し、所定の周期で周
   期的に送信する直列送信手段と、所定の周期で変調して
   送られてくる同期データ、アドレスデータ、受信データ
   を含む直列受信データ群を復調回路を介して復調し、前
   記復調回路より得られた直列データを並列データに変換
   し、前記並列データから、受信データとアドレスデータ
   とを分離し、前記受信データを前記アドレスで示される
   受信用データバッファメモリの領域から順次記憶する直
   列受信手段とを備え、前記直列通信手段を前記エレベー
   ターを制御する前記制御用コンピュータの回路と前記監
   視用コンピュータの回路に設け、それぞれの回路に設け
   られた前記直列通信手段同志を接続したことを特徴とす
   るエレベーターの監視装置。