JPH0432095A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH0432095A JPH0432095A JP2137374A JP13737490A JPH0432095A JP H0432095 A JPH0432095 A JP H0432095A JP 2137374 A JP2137374 A JP 2137374A JP 13737490 A JP13737490 A JP 13737490A JP H0432095 A JPH0432095 A JP H0432095A
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- 230000001934 delay Effects 0.000 claims description 2
- 230000003321 amplification Effects 0.000 abstract description 4
- 230000003111 delayed effect Effects 0.000 abstract description 4
- 238000003199 nucleic acid amplification method Methods 0.000 abstract description 4
- 238000010586 diagram Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 3
- 230000007257 malfunction Effects 0.000 description 1
- 230000008054 signal transmission Effects 0.000 description 1
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- G—PHYSICS
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- G11C—STATIC STORES
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- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
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- G11C11/419—Read-write [R-W] circuits
-
- G—PHYSICS
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- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1006—Data managing, e.g. manipulating data before writing or reading out, data bus switches or control circuits therefor
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
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- Static Random-Access Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は半導体記憶装置に関し、特にその出力制御回路
に関する。
に関する。
［従来の技術］
従来の半導体記憶装置の出力制御回路は、第３図に示す
ように、差動増幅回路（以下、センスアンプと呼ぶ）１
とトランスファゲートＴＡ、 ＴＢを備えている。こ
のセンスアンプ１は内部回路発生信号に同期して電位レ
ベルが電源レベルまで変化する信号φＰと電位レベルが
接地（ＧＮＤ）レベルまで変化する信号φＮとの間に、
−Ｍの信号線（以下、ディジット線対と呼ぶ）Ｄ、Ｕ上
の節点Ａ及びＢをゲート入力に持つ一対のｐ型ＭＯ３）
ランジスタＱＰと一対のｎ型ＭＯ５）ランジスタＱＮを
有し、それぞれ互いに前記トランジスタのドレイン出力
に接続された構成となっている。また、トランスフアゲ
−）ＴＡ、ＴＢはディジット線り、 Ｕと外部出力信号
線Ｉ ０１． Ｉ Ｏ２との間に内部回路発生信号Ｙ
ＳＷをゲート入力に持つｎ Ｍ ＯＳ型トランスファゲ
ートから構成されている。この半導体記憶装置において
、メモリセルデータが読み出されてディジット線対り、
Ｕにわずかな電位差が生じた時（節点への電位〉節点
Ｂの電位）、信号φＰを電源レベルに信号φＮをＧＮＤ
レベルに変化させることにより、節点Ａのレベルは電源
レベルまで節点ＢはＧＮＤレベルまで変化する。その時
、内部的に発生する信号ＹＳＷを活性化すなわちハイレ
ベル状態にすると、トランスファゲートＴＡ、 ＴＢ
は導通状態となり、節点Ａ及びＢの電位レベルは外部出
力信号線Ｉ０１．ＩＯ２に伝達される。
ように、差動増幅回路（以下、センスアンプと呼ぶ）１
とトランスファゲートＴＡ、 ＴＢを備えている。こ
のセンスアンプ１は内部回路発生信号に同期して電位レ
ベルが電源レベルまで変化する信号φＰと電位レベルが
接地（ＧＮＤ）レベルまで変化する信号φＮとの間に、
−Ｍの信号線（以下、ディジット線対と呼ぶ）Ｄ、Ｕ上
の節点Ａ及びＢをゲート入力に持つ一対のｐ型ＭＯ３）
ランジスタＱＰと一対のｎ型ＭＯ５）ランジスタＱＮを
有し、それぞれ互いに前記トランジスタのドレイン出力
に接続された構成となっている。また、トランスフアゲ
−）ＴＡ、ＴＢはディジット線り、 Ｕと外部出力信号
線Ｉ ０１． Ｉ Ｏ２との間に内部回路発生信号Ｙ
ＳＷをゲート入力に持つｎ Ｍ ＯＳ型トランスファゲ
ートから構成されている。この半導体記憶装置において
、メモリセルデータが読み出されてディジット線対り、
Ｕにわずかな電位差が生じた時（節点への電位〉節点
Ｂの電位）、信号φＰを電源レベルに信号φＮをＧＮＤ
レベルに変化させることにより、節点Ａのレベルは電源
レベルまで節点ＢはＧＮＤレベルまで変化する。その時
、内部的に発生する信号ＹＳＷを活性化すなわちハイレ
ベル状態にすると、トランスファゲートＴＡ、 ＴＢ
は導通状態となり、節点Ａ及びＢの電位レベルは外部出
力信号線Ｉ０１．ＩＯ２に伝達される。
［発明が解決しようとする課題］
この従来の半導体記憶装置では、ディジット線対の電位
差がセンスアンプの動作遅れから、十分に増幅される前
に、内部的に発生した信号ＹＳＷによってトランスファ
ゲートが導通してしまう場合があり、外部出力信号線に
十分な電位レベルを与えることができず、誤動作を惹起
してしまうという問題点があった。
差がセンスアンプの動作遅れから、十分に増幅される前
に、内部的に発生した信号ＹＳＷによってトランスファ
ゲートが導通してしまう場合があり、外部出力信号線に
十分な電位レベルを与えることができず、誤動作を惹起
してしまうという問題点があった。
［課題を解決するための手段］
本発明の半導体記憶装置は、メモリセルデータが伝達さ
れるディジット線対の電位差を差動増幅回路により増幅
し、この増幅された電位差をトランスファゲートを介し
て出力信号線へ出力する半導体記憶装置において、差動
増幅回路により増幅された電位差が小さくなるに応じて
トランスファゲートの導通時期を遅らせる回路を設けた
ことを特徴とする。
れるディジット線対の電位差を差動増幅回路により増幅
し、この増幅された電位差をトランスファゲートを介し
て出力信号線へ出力する半導体記憶装置において、差動
増幅回路により増幅された電位差が小さくなるに応じて
トランスファゲートの導通時期を遅らせる回路を設けた
ことを特徴とする。
［実施例コ
次に本発明について図面を参照して説明する。
第１図は本発明の一実施例に係る半導体記憶装置の出力
制御回路の回路図である。この出力制御回路は、内部回
路発生信号に同期して電位レベルが電源レベルまで変化
する信号φＰと電位レベルがＧＮＤレベルまで変化する
信号φＮとの間にディジット線対り、 Ｕ上の節点Ａ及
びＢをゲート入力に持つ一対のｎ型ＭＯＳ）ランジスタ
ＱＰと一対のｎ型ＭＯＳ）ランジスタＱＮを有し、それ
ぞれ互いに前記トランジスタのドレイン出力に接続され
ているセンスアンプ１と、内部回路動作に同期して出力
される信号７丁Ｗをゲート入力に持つｐ型ＭＯＳトラン
スファゲートＴＧ及びｎ型ＭＯＳ）ランスファゲートＴ
Ｇ’と、電源電位と前記トランスフアゲ−）ＴＧのソー
ス入力との間にディジット線対り。
制御回路の回路図である。この出力制御回路は、内部回
路発生信号に同期して電位レベルが電源レベルまで変化
する信号φＰと電位レベルがＧＮＤレベルまで変化する
信号φＮとの間にディジット線対り、 Ｕ上の節点Ａ及
びＢをゲート入力に持つ一対のｎ型ＭＯＳ）ランジスタ
ＱＰと一対のｎ型ＭＯＳ）ランジスタＱＮを有し、それ
ぞれ互いに前記トランジスタのドレイン出力に接続され
ているセンスアンプ１と、内部回路動作に同期して出力
される信号７丁Ｗをゲート入力に持つｐ型ＭＯＳトラン
スファゲートＴＧ及びｎ型ＭＯＳ）ランスファゲートＴ
Ｇ’と、電源電位と前記トランスフアゲ−）ＴＧのソー
ス入力との間にディジット線対り。
ｒ上のもう一箇所の節点Ｍ及びＮをゲート人力に持つ一
対のｎ型ＭＯＳ）ランスフアゲ−）ＴＹＩ。
対のｎ型ＭＯＳ）ランスフアゲ−）ＴＹＩ。
ＴＶ２と、前記トランスファゲートＴＧのドレイン出力
をゲート入力に持ってディジット線対り、 Ｕと外部出
力信号線Ｉ０１．ＩＯ２とを接続するｎ型ＭＯＳ）ラン
スファゲートＴＡ、ＴＢを有した回路構成となっている
。
をゲート入力に持ってディジット線対り、 Ｕと外部出
力信号線Ｉ０１．ＩＯ２とを接続するｎ型ＭＯＳ）ラン
スファゲートＴＡ、ＴＢを有した回路構成となっている
。
この出力制御回路において、定常状態ではディジット線
対り、 ｌｆｆのＤレベルは共に電源電位の半分（１／
２ＶＣＣ）になっているとする。この時、トランスファ
ゲートＴＹＩ、 ＴＶ２のゲート入力レベルも１／２
ＶＣＣになっており、この時のトランスフアゲ−）ＴＹ
Ｉ、 ＴＶ２合計の電流能力は次式のように、 Ｄ、Ｈに電位差が生じた時（節点Ａの電位〉節点Ｂの電
位）、信号φＰを電源レベルに信号φＮをＧＮＤレベル
に変化させることにより、節点Ａのレベルは電源レベル
まで節点ＢはＧＮＤレベルまで変化する。この時のトラ
ンスフアゲ−）ＴＹｌ、ＴＹ２の電流能力は次式のよう
に、 １ＯＮＡ＝ β（ＶＣＣ−ＶＴ）２−−−−−
−−−−（２）と表すことができる。ここで動作してい
るトランスファゲートは（１）式の場合と違い、片方（
節点Ａ）のゲート入力レベルが電源レベルとなっている
ことからトランスファゲートＴＹＩは遮断しているため
、トランジスタ１台分の電流能力となっでいる。よって
（１）、 （２）式より、で表すことができる。ここ
てβは増幅率、ＶＴはトランスファゲートＴＹＩ、
ＴＶ２のしきい値電圧である。次に、回路動作が活性化
されディジット線対となり、トランスファゲートＴＹ１
． ＴＶ２の電流能力はディジット線り、 Ｕの定常
状態から活性化状態になるにつれて増大している。ここ
で内部回路動作により発生する信号’ＹＴＷの活性化す
なわちロウレベルとなった時、トランスファゲートＴＧ
は導通する。この時、節点Ｍ、 Ｎのレベルがそれぞ
し電源レベルとＧＮＤレベルとなっている場合、トラン
スフアゲ−）ＴＹＩ、 ＴＶ２の電流能力が大きいた
め、ＴＧのドレイン出力がゲート入力のトランスフアゲ
−）ＴＡ、ＴＢは瞬時に導通状態となる。
対り、 ｌｆｆのＤレベルは共に電源電位の半分（１／
２ＶＣＣ）になっているとする。この時、トランスファ
ゲートＴＹＩ、 ＴＶ２のゲート入力レベルも１／２
ＶＣＣになっており、この時のトランスフアゲ−）ＴＹ
Ｉ、 ＴＶ２合計の電流能力は次式のように、 Ｄ、Ｈに電位差が生じた時（節点Ａの電位〉節点Ｂの電
位）、信号φＰを電源レベルに信号φＮをＧＮＤレベル
に変化させることにより、節点Ａのレベルは電源レベル
まで節点ＢはＧＮＤレベルまで変化する。この時のトラ
ンスフアゲ−）ＴＹｌ、ＴＹ２の電流能力は次式のよう
に、 １ＯＮＡ＝ β（ＶＣＣ−ＶＴ）２−−−−−
−−−−（２）と表すことができる。ここで動作してい
るトランスファゲートは（１）式の場合と違い、片方（
節点Ａ）のゲート入力レベルが電源レベルとなっている
ことからトランスファゲートＴＹＩは遮断しているため
、トランジスタ１台分の電流能力となっでいる。よって
（１）、 （２）式より、で表すことができる。ここ
てβは増幅率、ＶＴはトランスファゲートＴＹＩ、
ＴＶ２のしきい値電圧である。次に、回路動作が活性化
されディジット線対となり、トランスファゲートＴＹ１
． ＴＶ２の電流能力はディジット線り、 Ｕの定常
状態から活性化状態になるにつれて増大している。ここ
で内部回路動作により発生する信号’ＹＴＷの活性化す
なわちロウレベルとなった時、トランスファゲートＴＧ
は導通する。この時、節点Ｍ、 Ｎのレベルがそれぞ
し電源レベルとＧＮＤレベルとなっている場合、トラン
スフアゲ−）ＴＹＩ、 ＴＶ２の電流能力が大きいた
め、ＴＧのドレイン出力がゲート入力のトランスフアゲ
−）ＴＡ、ＴＢは瞬時に導通状態となる。
一方節点Ｍ、 Ｎのレベルがそれぞれ電源レベルやＧ
ＮＤレベルに達していない場合、トランスフアゲ−）Ｔ
ＹＩ、ＴＹ２の電流能力は前述の場合に比へ小さくなる
ため、その分トランスファゲートＴＡ。
ＮＤレベルに達していない場合、トランスフアゲ−）Ｔ
ＹＩ、ＴＹ２の電流能力は前述の場合に比へ小さくなる
ため、その分トランスファゲートＴＡ。
ＴＢは導通状態になるのが遅れる。従って、センスアン
プの動作遅れが生じても１．ディジット線対り。
プの動作遅れが生じても１．ディジット線対り。
■の電位差が十分に増幅されてからトランスフアゲ−）
ＴＡ、ＴＢが導通することとなり、外部出力信号線Ｉ０
１．ＩＯ２に十分な電位レベルを与えることができる。
ＴＡ、ＴＢが導通することとなり、外部出力信号線Ｉ０
１．ＩＯ２に十分な電位レベルを与えることができる。
第２図は本発明の一実施例に係る半導体記憶装置の出力
制御回路の回路図である。本実施例は前述の実施例で示
したトランスファゲートＴＧをＣＭＯ８型トランスファ
ゲートＴＧＩ、 ＴＧ２としたものであり、他の構成
は前述の実施例と同様である。
制御回路の回路図である。本実施例は前述の実施例で示
したトランスファゲートＴＧをＣＭＯ８型トランスファ
ゲートＴＧＩ、 ＴＧ２としたものであり、他の構成
は前述の実施例と同様である。
すなわち、内部回路動作に同期して出力される信号７丁
Ｗをｐ型トランジスタＴＧＩのゲートに入力すると共に
、インバータＩＮＶを介してｎ型トランジスタのゲート
に入力しである。
Ｗをｐ型トランジスタＴＧＩのゲートに入力すると共に
、インバータＩＮＶを介してｎ型トランジスタのゲート
に入力しである。
本実施例も前述の実施例と同様な作用効果を奏するが、
ＣＭＯ５型トラシトランスファゲートことにより電流能
力を大きくして、より迅速な動作を実現している。
ＣＭＯ５型トラシトランスファゲートことにより電流能
力を大きくして、より迅速な動作を実現している。
［発明の効果コ
以上説明したように本発明は、差動増幅回路により増幅
された電位差が小さくなるに応じてトランスファゲート
の導通時期を遅らせるようにしたため、ディジット線対
の差電位増幅が遅れた場合でも外部出力信号線への信号
伝達を遅らせることにより増幅を完全にすることができ
、外部出力信号線へ十分な電位レベルを出力することが
できるという効果がある。
された電位差が小さくなるに応じてトランスファゲート
の導通時期を遅らせるようにしたため、ディジット線対
の差電位増幅が遅れた場合でも外部出力信号線への信号
伝達を遅らせることにより増幅を完全にすることができ
、外部出力信号線へ十分な電位レベルを出力することが
できるという効果がある。
第１図は本発明の一実施例の回路図、第２図は本発明の
他の一実施例の回路図、第３図は従来例の回路図である
。 １・・・・・・・・・・・センスアンプ回路、φＰ、φ
Ｎ・・・・・・・・センスアンプ駆動信号、Ａ、 Ｂ
、 Ｍ、 Ｎ・・・・・ディジット線内の節点、Ｄ、
Ｕ・・・・・・・・・ディジット線、ｙ−＜・・・・
・・・・・出力制御信号、ＴＹＩ、 ＴＶ２゜ ＴＧ、ＴＧＩ・・・・ｐＭｏＳ型トランスファゲート、
ＴＡ、 ＴＢ。 ＴＧ’ ＴＧ２・・・ｎ Ｍ ＯＳ型トランスファゲ
ート。 特許出願人 日本電気株式会社
他の一実施例の回路図、第３図は従来例の回路図である
。 １・・・・・・・・・・・センスアンプ回路、φＰ、φ
Ｎ・・・・・・・・センスアンプ駆動信号、Ａ、 Ｂ
、 Ｍ、 Ｎ・・・・・ディジット線内の節点、Ｄ、
Ｕ・・・・・・・・・ディジット線、ｙ−＜・・・・
・・・・・出力制御信号、ＴＹＩ、 ＴＶ２゜ ＴＧ、ＴＧＩ・・・・ｐＭｏＳ型トランスファゲート、
ＴＡ、 ＴＢ。 ＴＧ’ ＴＧ２・・・ｎ Ｍ ＯＳ型トランスファゲ
ート。 特許出願人 日本電気株式会社
Claims (1)
- メモリセルデータが伝達されるディジット線対の電位
差を差動増幅回路により増幅し、この増幅された電位差
をトランスファゲートを介して出力信号線へ出力する半
導体記憶装置において、差動増幅回路により増幅された
電位差が小さくなるに応じてトランスファゲートの導通
時期を遅らせる回路を設けたことを特徴とする半導体記
憶装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2137374A JPH0432095A (ja) | 1990-05-28 | 1990-05-28 | 半導体記憶装置 |
| EP91108339A EP0459297B1 (en) | 1990-05-28 | 1991-05-23 | Semiconductor memory device having transfer gate array associated with monitoring circuit for bit line pair |
| DE69121311T DE69121311T2 (de) | 1990-05-28 | 1991-05-23 | Halbleiterspeicheranordnung mit einer Übertragungsgattermatrix assoziiert mit einer Überwachungsschaltung eines Bitleitungspaares |
| KR1019910008641A KR950004741B1 (ko) | 1990-05-28 | 1991-05-27 | 반도체 메모리 장치 |
| US07/706,711 US5235546A (en) | 1990-05-28 | 1991-05-28 | Semiconductor memory device having transfer gate array associated with monitoring circuit for bit line pair |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2137374A JPH0432095A (ja) | 1990-05-28 | 1990-05-28 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0432095A true JPH0432095A (ja) | 1992-02-04 |
Family
ID=15197194
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2137374A Pending JPH0432095A (ja) | 1990-05-28 | 1990-05-28 | 半導体記憶装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5235546A (ja) |
| EP (1) | EP0459297B1 (ja) |
| JP (1) | JPH0432095A (ja) |
| KR (1) | KR950004741B1 (ja) |
| DE (1) | DE69121311T2 (ja) |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4099265A (en) * | 1976-12-22 | 1978-07-04 | Motorola, Inc. | Sense line balance circuit for static random access memory |
| JPS5614590A (en) * | 1979-07-14 | 1981-02-12 | Tomi Nakajima | Additive for engine oil |
| JPS61237290A (ja) * | 1985-04-12 | 1986-10-22 | Sony Corp | ビツト線駆動回路 |
| US5146427A (en) * | 1989-08-30 | 1992-09-08 | Hitachi Ltd. | High speed semiconductor memory having a direct-bypass signal path |
-
1990
- 1990-05-28 JP JP2137374A patent/JPH0432095A/ja active Pending
-
1991
- 1991-05-23 DE DE69121311T patent/DE69121311T2/de not_active Expired - Fee Related
- 1991-05-23 EP EP91108339A patent/EP0459297B1/en not_active Expired - Lifetime
- 1991-05-27 KR KR1019910008641A patent/KR950004741B1/ko not_active IP Right Cessation
- 1991-05-28 US US07/706,711 patent/US5235546A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| KR950004741B1 (ko) | 1995-05-06 |
| KR910020719A (ko) | 1991-12-20 |
| EP0459297A3 (en) | 1992-10-21 |
| EP0459297A2 (en) | 1991-12-04 |
| DE69121311D1 (de) | 1996-09-19 |
| DE69121311T2 (de) | 1997-02-06 |
| EP0459297B1 (en) | 1996-08-14 |
| US5235546A (en) | 1993-08-10 |
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