JPH04320511A - マイクロコンピュータシステム - Google Patents
マイクロコンピュータシステムInfo
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- JPH04320511A JPH04320511A JP8891891A JP8891891A JPH04320511A JP H04320511 A JPH04320511 A JP H04320511A JP 8891891 A JP8891891 A JP 8891891A JP 8891891 A JP8891891 A JP 8891891A JP H04320511 A JPH04320511 A JP H04320511A
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- 238000000034 method Methods 0.000 abstract description 2
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- 238000010586 diagram Methods 0.000 description 2
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明はデータ通信装置または周
辺装置等のインタフェース制御機能を有するマイクロコ
ンピュータシステムに関する。
辺装置等のインタフェース制御機能を有するマイクロコ
ンピュータシステムに関する。
【０００２】
【従来の技術】従来のこの種のマイクロコンピュータシ
ステムは、ＣＰＵ（中央処理装置）およびメモリ（記憶
装置）を搭載したＣＰＵボードがＩ／Ｏ（入出力）回路
を搭載しＣＰＵボードと周辺装置とを結合するＩ／Ｏボ
ードとデータのやりとりをする場合、ＣＰＵボードとＩ
／Ｏボードとの結合時間が個々に異なるため、両者間の
タイミングを計る必要がある。
ステムは、ＣＰＵ（中央処理装置）およびメモリ（記憶
装置）を搭載したＣＰＵボードがＩ／Ｏ（入出力）回路
を搭載しＣＰＵボードと周辺装置とを結合するＩ／Ｏボ
ードとデータのやりとりをする場合、ＣＰＵボードとＩ
／Ｏボードとの結合時間が個々に異なるため、両者間の
タイミングを計る必要がある。
【０００３】このタイミング動作は以下の順序で行なわ
れる。まず、ＣＰＵボードは、必要なＩ／Ｏボードを起
動させるために、Ｉ／Ｏ要求信号を出力し、内部処理を
停止する。Ｉ／Ｏボードは、Ｉ／Ｏ要求信号を受けると
、Ｉ／Ｏ回路の外部インタフェースに対してアクセス処
理を開始する。次に、Ｉ／Ｏボードは、データ転送が可
能になると、ＣＰＵボードへ接続確認信号を出力する。 ＣＰＵボードは、接続確認信号を受けると、内部処理を
再開し、ＣＰＵボードとＩ／Ｏボード間のデータ転送を
行う。
れる。まず、ＣＰＵボードは、必要なＩ／Ｏボードを起
動させるために、Ｉ／Ｏ要求信号を出力し、内部処理を
停止する。Ｉ／Ｏボードは、Ｉ／Ｏ要求信号を受けると
、Ｉ／Ｏ回路の外部インタフェースに対してアクセス処
理を開始する。次に、Ｉ／Ｏボードは、データ転送が可
能になると、ＣＰＵボードへ接続確認信号を出力する。 ＣＰＵボードは、接続確認信号を受けると、内部処理を
再開し、ＣＰＵボードとＩ／Ｏボード間のデータ転送を
行う。
【０００４】
【発明が解決しようとする課題】上述した従来のマイク
ロコンピュータシステムは、ＣＰＵボードがＩ／Ｏ要求
信号を出力した後、Ｉ／Ｏボードから接続確認信号を受
けない限り内部処理が再開しないように構成されている
。従って、接続先のＩ／Ｏボードがはずれていた場合に
は、ＣＰＵボードは、Ｉ／Ｏ要求信号を出力した後、Ｉ
／Ｏボードからの接続確認信号が受けられないため、い
つまでもＣＰＵボードの内部処理が再開されないという
問題点があった。
ロコンピュータシステムは、ＣＰＵボードがＩ／Ｏ要求
信号を出力した後、Ｉ／Ｏボードから接続確認信号を受
けない限り内部処理が再開しないように構成されている
。従って、接続先のＩ／Ｏボードがはずれていた場合に
は、ＣＰＵボードは、Ｉ／Ｏ要求信号を出力した後、Ｉ
／Ｏボードからの接続確認信号が受けられないため、い
つまでもＣＰＵボードの内部処理が再開されないという
問題点があった。
【０００５】
【課題を解決するための手段】本発明によるマイクロコ
ンピュータシステムは、ＣＰＵおよびメモリを含むＣＰ
Ｕボードと、前記ＣＰＵと周辺装置を結合するインタフ
ェース部を内蔵するＩ／Ｏ回路を含むＩ／Ｏボードとを
有し、前記ＣＰＵおよびメモリと前記Ｉ／Ｏ回路とは前
記ＣＰＵボード内のゲート回路を介してアドレスバス，
データバスおよび制御バスで接続されるマイクロコンピ
ュータシステムにおいて、前記ＣＰＵボードと前記Ｉ／
Ｏボードを接続する接続路を有し、前記Ｉ／Ｏボードは
、前記ＣＰＵボードと前記Ｉ／Ｏボードが接続されてい
るとき、前記接続路に接続信号を送出する接続信号発生
部を含み、前記ＣＰＵボードは、前記接続信号が接続の
ときには接続保持信号を送出し、前記接続信号が不接続
のときには前記アドレスバス，データバスおよび制御バ
スによって接続されている前記ゲート回路に入出力禁止
信号を送出する信号保持回路と、前記ＣＰＵから前記Ｉ
／Ｏボードへ送出されるＩ／Ｏ要求信号とＩ／Ｏアドレ
スの参照により、前記接続保持信号を動作禁止信号とし
て転送出力するセレクタ回路と、前記セレクタ回路から
前記動作禁止信号を受信中以外のときには、前記Ｉ／Ｏ
要求信号の参照により時限計測を開始し、第１の所定時
限が経過すると第１の時限超過信号を前記ＣＰＵの割り
込み信号入力および動作許可信号入力へ出力する第１の
タイマー回路と、前記Ｉ／Ｏ要求信号の参照により時限
計測を開始し、第２の所定時限が経過すると第２の時限
超過信号を前記ＣＰＵの割り込み信号入力および動作許
可信号入力へ出力し、前記第１のタイマー回路からの第
１の時限超過信号または前記Ｉ／Ｏボードから前記制御
バスを介して入力される前記ＣＰＵボードと前記Ｉ／Ｏ
ボードとのデータ転送を可能とする接続確認信号の入力
によって前記第２の時間計測を中止する第２のタイマー
回路とを含んでいる。
ンピュータシステムは、ＣＰＵおよびメモリを含むＣＰ
Ｕボードと、前記ＣＰＵと周辺装置を結合するインタフ
ェース部を内蔵するＩ／Ｏ回路を含むＩ／Ｏボードとを
有し、前記ＣＰＵおよびメモリと前記Ｉ／Ｏ回路とは前
記ＣＰＵボード内のゲート回路を介してアドレスバス，
データバスおよび制御バスで接続されるマイクロコンピ
ュータシステムにおいて、前記ＣＰＵボードと前記Ｉ／
Ｏボードを接続する接続路を有し、前記Ｉ／Ｏボードは
、前記ＣＰＵボードと前記Ｉ／Ｏボードが接続されてい
るとき、前記接続路に接続信号を送出する接続信号発生
部を含み、前記ＣＰＵボードは、前記接続信号が接続の
ときには接続保持信号を送出し、前記接続信号が不接続
のときには前記アドレスバス，データバスおよび制御バ
スによって接続されている前記ゲート回路に入出力禁止
信号を送出する信号保持回路と、前記ＣＰＵから前記Ｉ
／Ｏボードへ送出されるＩ／Ｏ要求信号とＩ／Ｏアドレ
スの参照により、前記接続保持信号を動作禁止信号とし
て転送出力するセレクタ回路と、前記セレクタ回路から
前記動作禁止信号を受信中以外のときには、前記Ｉ／Ｏ
要求信号の参照により時限計測を開始し、第１の所定時
限が経過すると第１の時限超過信号を前記ＣＰＵの割り
込み信号入力および動作許可信号入力へ出力する第１の
タイマー回路と、前記Ｉ／Ｏ要求信号の参照により時限
計測を開始し、第２の所定時限が経過すると第２の時限
超過信号を前記ＣＰＵの割り込み信号入力および動作許
可信号入力へ出力し、前記第１のタイマー回路からの第
１の時限超過信号または前記Ｉ／Ｏボードから前記制御
バスを介して入力される前記ＣＰＵボードと前記Ｉ／Ｏ
ボードとのデータ転送を可能とする接続確認信号の入力
によって前記第２の時間計測を中止する第２のタイマー
回路とを含んでいる。
【０００６】
【実施例】次に本発明について図面を参照して説明する
。
。
【０００７】図１は本発明の一実施例を示す機能ブロッ
ク図である。このマイクロコンピュータシステムは、Ｃ
ＰＵ１１を搭載するＣＰＵボード１０と、周辺装置との
インタフェースを行うインタフェース部を持つＩ／Ｏ回
路２１および接続信号発生部２２を搭載するＩ／Ｏボー
ド２０とを有している。両者はＣＰＵボード１０に搭載
してあるゲート回路１６を介したアドレスバス３１，デ
ータバス３２，制御バス３３、そして接続路３４で接続
されている。ＣＰＵボード１０には少なくとも１台のＩ
／Ｏボード２０が接続される。
ク図である。このマイクロコンピュータシステムは、Ｃ
ＰＵ１１を搭載するＣＰＵボード１０と、周辺装置との
インタフェースを行うインタフェース部を持つＩ／Ｏ回
路２１および接続信号発生部２２を搭載するＩ／Ｏボー
ド２０とを有している。両者はＣＰＵボード１０に搭載
してあるゲート回路１６を介したアドレスバス３１，デ
ータバス３２，制御バス３３、そして接続路３４で接続
されている。ＣＰＵボード１０には少なくとも１台のＩ
／Ｏボード２０が接続される。
【０００８】ＣＰＵボード１０は、ＣＰＵ１１以外にメ
モリ１２，セレクタ回路１３，信号保持回路１５および
タイマー回路１４，１７を含む。Ｉ／Ｏボード２０に搭
載されたＩ／Ｏ回路２１は、ＣＰＵ１１およびメモリ１
２とゲート回路１６を介してアドレスバス３１，データ
バス３２および制御バス３３で接続される。接続信号発
生部２２は接続路３４および信号保持回路１５を介して
セレクタ回路１３と接続される。
モリ１２，セレクタ回路１３，信号保持回路１５および
タイマー回路１４，１７を含む。Ｉ／Ｏボード２０に搭
載されたＩ／Ｏ回路２１は、ＣＰＵ１１およびメモリ１
２とゲート回路１６を介してアドレスバス３１，データ
バス３２および制御バス３３で接続される。接続信号発
生部２２は接続路３４および信号保持回路１５を介して
セレクタ回路１３と接続される。
【０００９】信号保持回路１５は、接続路３４が地気（
低レベル）から、電圧＋Ｖｃｃ（高レベル）に変化した
時に接続保持信号４３を低レベルから高レベルにし、Ｃ
ＰＵ１１のリセット信号出力（ＲＥＳＥＴ ＯＵＴ）
からのリセット信号４６にて接続保持信号４３を低レベ
ルにする。尚、信号保持回路１５は、ＣＰＵ１１へアド
レスバス３１，データバス３２および制御バス３３を介
して当該Ｉ／Ｏボード２０の接続状態を参照できるよう
になっている。また、接続保持信号４３が高レベルのと
きは、ゲート回路１６に入出力禁止信号４７を送出し、
ゲート回路１６を閉鎖する。
低レベル）から、電圧＋Ｖｃｃ（高レベル）に変化した
時に接続保持信号４３を低レベルから高レベルにし、Ｃ
ＰＵ１１のリセット信号出力（ＲＥＳＥＴ ＯＵＴ）
からのリセット信号４６にて接続保持信号４３を低レベ
ルにする。尚、信号保持回路１５は、ＣＰＵ１１へアド
レスバス３１，データバス３２および制御バス３３を介
して当該Ｉ／Ｏボード２０の接続状態を参照できるよう
になっている。また、接続保持信号４３が高レベルのと
きは、ゲート回路１６に入出力禁止信号４７を送出し、
ゲート回路１６を閉鎖する。
【００１０】セレクタ回路１３は、制御バス３３からＩ
／Ｏ要求信号４１をアドレスバス３１からのＩ／Ｏアド
レスと共に受信した時、Ｉ／Ｏアドレスに該当するＩ／
Ｏボード２０の接続路３４の接続によって信号保持回路
１５が発生した接続保持信号４３をタイマー回路１４へ
出力する。
／Ｏ要求信号４１をアドレスバス３１からのＩ／Ｏアド
レスと共に受信した時、Ｉ／Ｏアドレスに該当するＩ／
Ｏボード２０の接続路３４の接続によって信号保持回路
１５が発生した接続保持信号４３をタイマー回路１４へ
出力する。
【００１１】タイマー回路１４は、ＣＰＵ１１の動作許
可信号入力（ＩＮＴ）及び割り込み要求信号入力（ＲＥ
ＡＤＹ）及びタイマー回路１７と接続されている。
可信号入力（ＩＮＴ）及び割り込み要求信号入力（ＲＥ
ＡＤＹ）及びタイマー回路１７と接続されている。
【００１２】タイマー回路１７は、ＣＰＵ１１の動作許
可信号入力及び割り込み要求信号入力と接続され、時限
超過信号４８をこれらの端子に出力する。
可信号入力及び割り込み要求信号入力と接続され、時限
超過信号４８をこれらの端子に出力する。
【００１３】接続路３４はＣＰＵボード１０内で電圧＋
Ｖｃｃを発生する電源２３とプルアップ抵抗２４を介し
て接続され、且つＩ／Ｏボード２０内の接続信号発生部
２２から地気が接続される。したがって、Ｉ／Ｏボード
２０がＣＰＵボード１０と接続されるとき、信号保持回
路１５は接続路３４から地気（低レベル）をうけ、低レ
ベルの接続保持信号４３を送出する。セレクタ回路１３
はそれをうけてタイマー回路１４へ動作禁止信号４４を
送出し、タイマー回路１４の動作を禁止する。一方、Ｉ
／Ｏボード２０のＣＰＵボード１０との接続がないとき
は、セレクタ回路１３は、信号保持回路１５を介して接
続路３４から電圧＋Ｖｃｃ（高レベル）を供給されるの
で、タイマー回路１４への動作禁止はない。
Ｖｃｃを発生する電源２３とプルアップ抵抗２４を介し
て接続され、且つＩ／Ｏボード２０内の接続信号発生部
２２から地気が接続される。したがって、Ｉ／Ｏボード
２０がＣＰＵボード１０と接続されるとき、信号保持回
路１５は接続路３４から地気（低レベル）をうけ、低レ
ベルの接続保持信号４３を送出する。セレクタ回路１３
はそれをうけてタイマー回路１４へ動作禁止信号４４を
送出し、タイマー回路１４の動作を禁止する。一方、Ｉ
／Ｏボード２０のＣＰＵボード１０との接続がないとき
は、セレクタ回路１３は、信号保持回路１５を介して接
続路３４から電圧＋Ｖｃｃ（高レベル）を供給されるの
で、タイマー回路１４への動作禁止はない。
【００１４】タイマー回路１４は、通常、制御バス３３
からＩ／Ｏ要求信号を受けたとき時限の計測を開始し、
所定時限が経過したとき時限超過信号４５をＣＰＵ１１
の動作許可信号入力及び割り込み信号入力へ出力する。 但し、セレクタ回路１３から動作禁止信号４４を受信中
は、タイマー回路１４は、Ｉ／Ｏ要求信号を受信しても
時限を計測しない。
からＩ／Ｏ要求信号を受けたとき時限の計測を開始し、
所定時限が経過したとき時限超過信号４５をＣＰＵ１１
の動作許可信号入力及び割り込み信号入力へ出力する。 但し、セレクタ回路１３から動作禁止信号４４を受信中
は、タイマー回路１４は、Ｉ／Ｏ要求信号を受信しても
時限を計測しない。
【００１５】タイマー回路１７は、通常、制御バス３３
からＩ／Ｏ要求信号を受けたとき時限の計測を開始し、
所定時限が経過したとき時限超過信号４８をＣＰＵ１１
の動作許可信号入力及び割り込み信号入力へ出力する。 タイマー回路１７は、制御バス３３から接続確認信号４
２を受信したとき、あるいはタイマー回路１４から時限
超過信号４５を検出したとき、計測中の時限を停止し計
測値を復旧させる。
からＩ／Ｏ要求信号を受けたとき時限の計測を開始し、
所定時限が経過したとき時限超過信号４８をＣＰＵ１１
の動作許可信号入力及び割り込み信号入力へ出力する。 タイマー回路１７は、制御バス３３から接続確認信号４
２を受信したとき、あるいはタイマー回路１４から時限
超過信号４５を検出したとき、計測中の時限を停止し計
測値を復旧させる。
【００１６】次に、本実施例におけるデータ転送の動作
手順について説明する。
手順について説明する。
【００１７】ＣＰＵボード１０と一つのＩ／Ｏボード２
０との間でデータ転送を行うため、まずＣＰＵ１１は、
該当するＩ／Ｏボード２０に付与されたＩ／Ｏアドレス
をアドレスバス３１に出力し、かつ制御バス３３にＩ／
Ｏ要求信号４１を出力し、内部処理を停止する。Ｉ／Ｏ
ボード２０のＩ／Ｏ回路２１は、Ｉ／Ｏ要求信号４１を
受けるとアドレスバス３１からＩ／Ｏアドレスを読み込
み、本ボードに付与されたアドレスに該当すれば、Ｉ／
Ｏ回路２１の外部インタフェースに対してアクセス処理
を開始する。その後Ｉ／Ｏ回路２１は、ＣＰＵ１１との
間のデータ転送が可能になると、接続確認信号４２を出
力する。ＣＰＵボード１０の内部にあるＣＰＵ１１は、
制御バス３３で接続確認信号４２を検出すると、ＣＰＵ
１１の内部処理を再開し、Ｉ／Ｏ回路２１とのデータ転
送を行う。
０との間でデータ転送を行うため、まずＣＰＵ１１は、
該当するＩ／Ｏボード２０に付与されたＩ／Ｏアドレス
をアドレスバス３１に出力し、かつ制御バス３３にＩ／
Ｏ要求信号４１を出力し、内部処理を停止する。Ｉ／Ｏ
ボード２０のＩ／Ｏ回路２１は、Ｉ／Ｏ要求信号４１を
受けるとアドレスバス３１からＩ／Ｏアドレスを読み込
み、本ボードに付与されたアドレスに該当すれば、Ｉ／
Ｏ回路２１の外部インタフェースに対してアクセス処理
を開始する。その後Ｉ／Ｏ回路２１は、ＣＰＵ１１との
間のデータ転送が可能になると、接続確認信号４２を出
力する。ＣＰＵボード１０の内部にあるＣＰＵ１１は、
制御バス３３で接続確認信号４２を検出すると、ＣＰＵ
１１の内部処理を再開し、Ｉ／Ｏ回路２１とのデータ転
送を行う。
【００１８】次に、ＣＰＵボード１０とＩ／Ｏボード２
０がバス３１〜３３および接続路３４でつながれている
場合について説明する。
０がバス３１〜３３および接続路３４でつながれている
場合について説明する。
【００１９】セレクタ回路１３に入力される接続保持信
号４３は、接続路３４が該当Ｉ／Ｏボード２０にて地気
につながれているため、低レベルになっている。ＣＰＵ
１１は、該当するＩ／Ｏ回路２１に対してＩ／Ｏアドレ
スをアドレスバス３１に出力し、かつ制御バス３３にＩ
／Ｏ要求信号４１を出力する。すると、セレクタ回路１
３は、Ｉ／ＯアドレスとＩ／Ｏ要求信号４１をもとに、
該当するＩ／Ｏボード２０とつながれた接続路３４を選
択する。選択された接続路３４は、信号保持回路１５を
介してセレクタ回路１３により選択され、動作禁止信号
４４としてタイマー回路１４に直結される。従って、タ
イマー回路１４は接続中のＩ／Ｏボード２０から地気（
低レベル）の動作禁止信号４４を受け、動作が禁止状態
とされてなにも処理しない。
号４３は、接続路３４が該当Ｉ／Ｏボード２０にて地気
につながれているため、低レベルになっている。ＣＰＵ
１１は、該当するＩ／Ｏ回路２１に対してＩ／Ｏアドレ
スをアドレスバス３１に出力し、かつ制御バス３３にＩ
／Ｏ要求信号４１を出力する。すると、セレクタ回路１
３は、Ｉ／ＯアドレスとＩ／Ｏ要求信号４１をもとに、
該当するＩ／Ｏボード２０とつながれた接続路３４を選
択する。選択された接続路３４は、信号保持回路１５を
介してセレクタ回路１３により選択され、動作禁止信号
４４としてタイマー回路１４に直結される。従って、タ
イマー回路１４は接続中のＩ／Ｏボード２０から地気（
低レベル）の動作禁止信号４４を受け、動作が禁止状態
とされてなにも処理しない。
【００２０】次に、ＣＰＵボード１０とＩ／Ｏボード２
０がバス３１〜３３および接続路３４によって接続され
ていない場合について説明する。セレクタ回路１３に入
力される接続保持信号４３は、接続路３４が該当Ｉ／Ｏ
ボード２０がＣＰＵボード１０と接続されていないため
、高レベルになっている。ＣＰＵ１１は該当するＩ／Ｏ
回路２１に対し、Ｉ／Ｏアドレスをアドレスバス３１に
出力し、かつ制御バス３３にＩ／Ｏ要求信号４１を出力
する。すると、セレクタ回路１３は、Ｉ／Ｏアドレスと
Ｉ／Ｏ要求信号４１をもとに、Ｉ／Ｏボード２０がはず
れている該当する接続路３４を選択する。選択された接
続路３４は、セレクタ回路１３によりそのままタイマー
回路１４に直結される。従って、タイマー回路１４は、
接続路３４の高レベルの動作禁止信号４３を入力し、高
レベル信号は動作を禁止しないため、動作が許可状態と
なる。タイマー回路１４は、動作許可状態になると制御
バス３３のＩ／Ｏ要求信号４１を検出し、時限計測が起
動して一定時間経過後、時限超過信号４５をＣＰＵ１１
の動作許可信号入力及び割り込み信号入力へ出力する。 ＣＰＵ１１は、該当するＩ／Ｏ回路２１に対しＩ／Ｏ要
求信号４１を出力しても、Ｉ／Ｏボード２０がＣＰＵボ
ード１０と接続されていないため、Ｉ／Ｏ回路２１から
は接続確認信号４２が返送されない。しかし、ＣＰＵボ
ード１０の内部にあるＣＰＵ１１は、制御バス３３で接
続確認信号４２の代わりにタイマー回路１４から時限超
過信号４５を検出するので、ＣＰＵ１１の内部処理を再
開し、ＣＰＵボード１０とＩ／Ｏボード２０間のデータ
転送を行う。また、ＣＰＵ１１は時限超過信号４５を割
り込み信号入力にて検出し、Ｉ／Ｏボード２０がはずれ
ていることを認識する。
０がバス３１〜３３および接続路３４によって接続され
ていない場合について説明する。セレクタ回路１３に入
力される接続保持信号４３は、接続路３４が該当Ｉ／Ｏ
ボード２０がＣＰＵボード１０と接続されていないため
、高レベルになっている。ＣＰＵ１１は該当するＩ／Ｏ
回路２１に対し、Ｉ／Ｏアドレスをアドレスバス３１に
出力し、かつ制御バス３３にＩ／Ｏ要求信号４１を出力
する。すると、セレクタ回路１３は、Ｉ／Ｏアドレスと
Ｉ／Ｏ要求信号４１をもとに、Ｉ／Ｏボード２０がはず
れている該当する接続路３４を選択する。選択された接
続路３４は、セレクタ回路１３によりそのままタイマー
回路１４に直結される。従って、タイマー回路１４は、
接続路３４の高レベルの動作禁止信号４３を入力し、高
レベル信号は動作を禁止しないため、動作が許可状態と
なる。タイマー回路１４は、動作許可状態になると制御
バス３３のＩ／Ｏ要求信号４１を検出し、時限計測が起
動して一定時間経過後、時限超過信号４５をＣＰＵ１１
の動作許可信号入力及び割り込み信号入力へ出力する。 ＣＰＵ１１は、該当するＩ／Ｏ回路２１に対しＩ／Ｏ要
求信号４１を出力しても、Ｉ／Ｏボード２０がＣＰＵボ
ード１０と接続されていないため、Ｉ／Ｏ回路２１から
は接続確認信号４２が返送されない。しかし、ＣＰＵボ
ード１０の内部にあるＣＰＵ１１は、制御バス３３で接
続確認信号４２の代わりにタイマー回路１４から時限超
過信号４５を検出するので、ＣＰＵ１１の内部処理を再
開し、ＣＰＵボード１０とＩ／Ｏボード２０間のデータ
転送を行う。また、ＣＰＵ１１は時限超過信号４５を割
り込み信号入力にて検出し、Ｉ／Ｏボード２０がはずれ
ていることを認識する。
【００２１】ＣＰＵボード１０にＩ／Ｏボード２０をバ
ス３１〜３３によって再度つなげた場合、ＣＰＵ１１か
らの初期制御を行わないと、誤動作が発生するおそれが
ある。従って、接続保持信号４３が高レベルになり、バ
ス３１〜３３が接続されていないことが分ると、信号保
持回路１５は入出力禁止信号４７を送出してゲート回路
１６を閉鎖し、Ｉ／Ｏ要求信号４１を送出しないように
なっている。ＣＰＵ１１は、時限超過信号４５による割
り込み要求が発生した時点で、信号保持回路１５からア
ドレスバス３１，データバス３２および制御バス３３を
介して当該Ｉ／Ｏボード２０が接続されていることを検
出すると、Ｉ／Ｏボード２０の初期制御を行った後、Ｃ
ＰＵ１１からリセット信号４６により信号保持回路１５
の接続保持信号４３を低レベルにする。
ス３１〜３３によって再度つなげた場合、ＣＰＵ１１か
らの初期制御を行わないと、誤動作が発生するおそれが
ある。従って、接続保持信号４３が高レベルになり、バ
ス３１〜３３が接続されていないことが分ると、信号保
持回路１５は入出力禁止信号４７を送出してゲート回路
１６を閉鎖し、Ｉ／Ｏ要求信号４１を送出しないように
なっている。ＣＰＵ１１は、時限超過信号４５による割
り込み要求が発生した時点で、信号保持回路１５からア
ドレスバス３１，データバス３２および制御バス３３を
介して当該Ｉ／Ｏボード２０が接続されていることを検
出すると、Ｉ／Ｏボード２０の初期制御を行った後、Ｃ
ＰＵ１１からリセット信号４６により信号保持回路１５
の接続保持信号４３を低レベルにする。
【００２２】次に、Ｉ／Ｏボード２０はＣＰＵボード１
０に接続してあるが、Ｉ／Ｏボード２０の故障により、
Ｉ／Ｏボード２０からの接続確認信号４２が来なかった
場合について説明する。ＣＰＵボード１０の内部にある
タイマー回路１７は、制御バス３３からＩ／Ｏ要求信号
４１を受けたとき時限の計測を開始する。その後Ｉ／Ｏ
ボード２０からの接続確認信号４２が来ないと、タイマ
ー回路１７が時限超過信号４８を送出する。ＣＰＵ１１
は、時限超過信号４８を割り込み信号入力にて検出し、
Ｉ／Ｏボード２０が故障していることを認識する。タイ
マー回路１７は、Ｉ／Ｏ要求信号４１を時限内に検出し
た場合は、計測を停止し計測値を復旧させる。
０に接続してあるが、Ｉ／Ｏボード２０の故障により、
Ｉ／Ｏボード２０からの接続確認信号４２が来なかった
場合について説明する。ＣＰＵボード１０の内部にある
タイマー回路１７は、制御バス３３からＩ／Ｏ要求信号
４１を受けたとき時限の計測を開始する。その後Ｉ／Ｏ
ボード２０からの接続確認信号４２が来ないと、タイマ
ー回路１７が時限超過信号４８を送出する。ＣＰＵ１１
は、時限超過信号４８を割り込み信号入力にて検出し、
Ｉ／Ｏボード２０が故障していることを認識する。タイ
マー回路１７は、Ｉ／Ｏ要求信号４１を時限内に検出し
た場合は、計測を停止し計測値を復旧させる。
【００２３】
【発明の効果】以上説明したように本発明のマイクロコ
ンピュータシステムは、Ｉ／ＯボードがＣＰＵボードか
らはずされており、Ｉ／Ｏボードからの接続確認信号が
ＣＰＵボードに返送されない場合でも、ＣＰＵボード内
の第１のタイマー回路がＣＰＵへ接続確認信号のかわり
に時間超過信号を出力するように構成することにより、
Ｉ／Ｏボード抜けのためにＣＰＵの内部処理がいつまで
も停止するということがなくなる効果がある。
ンピュータシステムは、Ｉ／ＯボードがＣＰＵボードか
らはずされており、Ｉ／Ｏボードからの接続確認信号が
ＣＰＵボードに返送されない場合でも、ＣＰＵボード内
の第１のタイマー回路がＣＰＵへ接続確認信号のかわり
に時間超過信号を出力するように構成することにより、
Ｉ／Ｏボード抜けのためにＣＰＵの内部処理がいつまで
も停止するということがなくなる効果がある。
【００２４】また、はずされたＩ／ＯボードをＣＰＵボ
ードに再度接続した場合、ＣＰＵはＩ／Ｏボードが接続
したことを認識し、Ｉ／Ｏボードに初期設定を行い、Ｃ
ＰＵを停止することなく当該Ｉ／Ｏボードの入出力処理
を再開することができるという効果がある。
ードに再度接続した場合、ＣＰＵはＩ／Ｏボードが接続
したことを認識し、Ｉ／Ｏボードに初期設定を行い、Ｃ
ＰＵを停止することなく当該Ｉ／Ｏボードの入出力処理
を再開することができるという効果がある。
【００２５】更に、Ｉ／Ｏボード２０はＣＰＵボードに
接続してあるがＩ／Ｏボード２０の故障により、Ｉ／Ｏ
ボード２０からの接続確認信号４２が来なかったために
ＣＰＵの内部処理がいつまでも停止するということがな
くなる効果がある。
接続してあるがＩ／Ｏボード２０の故障により、Ｉ／Ｏ
ボード２０からの接続確認信号４２が来なかったために
ＣＰＵの内部処理がいつまでも停止するということがな
くなる効果がある。
【図１】本発明の一実施例のブロック図である。
１０ ＣＰＵボード
１１ ＣＰＵ
１２ メモリ
１３ セレクタ回路
１４ タイマー回路
１５ 信号保持回路
１６ ゲート回路
１７ タイマー回路
２０ Ｉ／Ｏボード
２１ Ｉ／Ｏ回路
２２ 接続信号発生部
２３ 電源
２４ プルアップ抵抗
３１ アドレスバス
３２ データバス
３３ 制御バス
３４ 接続路
４１ Ｉ／Ｏ要求信号
４２ 接続確認信号
４３ 接続保持信号
４４ 動作禁止信号
４５ 時限超過信号
４６ リセット信号
４７ 入出力禁止信号
４８ 時限超過信号
Claims (1)
- 【請求項１】 ＣＰＵおよびメモリを含むＣＰＵボー
ドと、前記ＣＰＵと周辺装置を結合するインタフェース
部を内蔵するＩ／Ｏ回路を含むＩ／Ｏボードとを有し、
前記ＣＰＵおよびメモリと前記Ｉ／Ｏ回路とは前記ＣＰ
Ｕボード内のゲート回路を介してアドレスバス，データ
バスおよび制御バスで接続されるマイクロコンピュータ
システムにおいて、前記ＣＰＵボードと前記Ｉ／Ｏボー
ドを接続する接続路を有し、前記Ｉ／Ｏボードは、前記
ＣＰＵボードと前記Ｉ／Ｏボードが接続されているとき
、前記接続路に接続信号を送出する接続信号発生部を含
み、前記ＣＰＵボードは、前記接続信号が接続のときに
は接続保持信号を送出し、前記接続信号が不接続のとき
には前記アドレスバス，データバスおよび制御バスによ
って接続されている前記ゲート回路に入出力禁止信号を
送出する信号保持回路と、前記ＣＰＵから前記Ｉ／Ｏボ
ードへ送出されるＩ／Ｏ要求信号とＩ／Ｏアドレスの参
照により、前記接続保持信号を動作禁止信号として転送
出力するセレクタ回路と、前記セレクタ回路から前記動
作禁止信号を受信中以外のときには、前記Ｉ／Ｏ要求信
号の参照により時限計測を開始し、第１の所定時限が経
過すると第１の時限超過信号を前記ＣＰＵの割り込み信
号入力および動作許可信号入力へ出力する第１のタイマ
ー回路と、前記Ｉ／Ｏ要求信号の参照により時限計測を
開始し、第２の所定時限が経過すると第２の時限超過信
号を前記ＣＰＵの割り込み信号入力および動作許可信号
入力へ出力し、前記第１のタイマー回路からの第１の時
限超過信号または前記Ｉ／Ｏボードから前記制御バスを
介して入力される前記ＣＰＵボードと前記Ｉ／Ｏボード
とのデータ転送を可能とする接続確認信号の入力によっ
て前記第２の時間計測を中止する第２のタイマー回路と
を含むことを特徴とするマイクロコンピュータシステム
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8891891A JP2605995B2 (ja) | 1991-04-20 | 1991-04-20 | マイクロコンピュータシステム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8891891A JP2605995B2 (ja) | 1991-04-20 | 1991-04-20 | マイクロコンピュータシステム |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04320511A true JPH04320511A (ja) | 1992-11-11 |
| JP2605995B2 JP2605995B2 (ja) | 1997-04-30 |
Family
ID=13956303
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8891891A Expired - Lifetime JP2605995B2 (ja) | 1991-04-20 | 1991-04-20 | マイクロコンピュータシステム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2605995B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007310467A (ja) * | 2006-05-16 | 2007-11-29 | Hitachi Ltd | ストレージシステム及びその構成変更方法 |
-
1991
- 1991-04-20 JP JP8891891A patent/JP2605995B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007310467A (ja) * | 2006-05-16 | 2007-11-29 | Hitachi Ltd | ストレージシステム及びその構成変更方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2605995B2 (ja) | 1997-04-30 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19961210 |