JPH04320365A - 樹脂封止型半導体装置およびメモリカード - Google Patents
樹脂封止型半導体装置およびメモリカードInfo
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- JPH04320365A JPH04320365A JP3088136A JP8813691A JPH04320365A JP H04320365 A JPH04320365 A JP H04320365A JP 3088136 A JP3088136 A JP 3088136A JP 8813691 A JP8813691 A JP 8813691A JP H04320365 A JPH04320365 A JP H04320365A
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 108
- 239000011347 resin Substances 0.000 claims abstract description 15
- 229920005989 resin Polymers 0.000 claims abstract description 15
- 238000007789 sealing Methods 0.000 claims description 14
- 238000001721 transfer moulding Methods 0.000 abstract description 12
- 239000002184 metal Substances 0.000 abstract 1
- 238000000034 method Methods 0.000 description 13
- 230000015654 memory Effects 0.000 description 9
- 238000005476 soldering Methods 0.000 description 7
- 238000003860 storage Methods 0.000 description 7
- 238000005516 engineering process Methods 0.000 description 6
- 239000000758 substrate Substances 0.000 description 6
- 238000004519 manufacturing process Methods 0.000 description 5
- 238000005304 joining Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 229910001220 stainless steel Inorganic materials 0.000 description 2
- 239000010935 stainless steel Substances 0.000 description 2
- 238000012360 testing method Methods 0.000 description 2
- 238000003466 welding Methods 0.000 description 2
- 230000002411 adverse Effects 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 238000005520 cutting process Methods 0.000 description 1
- 230000006378 damage Effects 0.000 description 1
- 238000006073 displacement reaction Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 238000007665 sagging Methods 0.000 description 1
- 125000006850 spacer group Chemical group 0.000 description 1
- 230000003685 thermal hair damage Effects 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/484—Connecting portions
- H01L2224/48463—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
- H01L2224/48465—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond the other connecting portion not on the bonding area being a wedge bond, i.e. ball-to-wedge, regular stitch
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【0001】
【産業上の利用分野】本発明は樹脂封止型半導体装置お
よびメモリカードにかかり、特に、薄型、大容量でメモ
リカードに内蔵するに好適な樹脂封止型半導体装置およ
び同装置を内蔵したメモリカードに関する。
よびメモリカードにかかり、特に、薄型、大容量でメモ
リカードに内蔵するに好適な樹脂封止型半導体装置およ
び同装置を内蔵したメモリカードに関する。
【0002】
【従来の技術】従来、メモリカードなどの薄型製品に内
蔵するためのメモリなどの半導体装置は、その厚さ寸法
の制約から、TAB(Tape Automated
Bonding)、COB(Chip On Boar
d)等の技術を用いることが多かった。 また一枚の半導体素子を、封止樹脂厚さ1.0mm ま
で薄くトランスファモールドしたTSOPパッケージが
使われることもあった。
蔵するためのメモリなどの半導体装置は、その厚さ寸法
の制約から、TAB(Tape Automated
Bonding)、COB(Chip On Boar
d)等の技術を用いることが多かった。 また一枚の半導体素子を、封止樹脂厚さ1.0mm ま
で薄くトランスファモールドしたTSOPパッケージが
使われることもあった。
【0003】本発明にかかる、トランスファモールドに
よる樹脂封止型半導体装置において、装置厚さの低減を
図るための具体的な公知例として、(a)リードフレー
ムの半導体素子積載部分(タブ)をエッチングにより薄
くしたもの(日経マイクロデバイス1990年6月号p
.54)、(b)TABによるボンディングを施したも
の(同 1991年2月号p.65)などが知られて
いる。また複数の半導体素子を同一装置内に組み込むた
めの具体的な公知例として、(c)タブの両面に半導体
素子の非回路形成面を接合したもの(例えば特開昭62
−131555号公報)、(d)半導体素子を同一方向
に積み重ねたもの(例えば特開平1−295454 号
公報)、(e)複数枚の半導体素子それぞれに対して独
立したリード群をもつもの(例えば特開昭62−737
48 号公報)などがある。
よる樹脂封止型半導体装置において、装置厚さの低減を
図るための具体的な公知例として、(a)リードフレー
ムの半導体素子積載部分(タブ)をエッチングにより薄
くしたもの(日経マイクロデバイス1990年6月号p
.54)、(b)TABによるボンディングを施したも
の(同 1991年2月号p.65)などが知られて
いる。また複数の半導体素子を同一装置内に組み込むた
めの具体的な公知例として、(c)タブの両面に半導体
素子の非回路形成面を接合したもの(例えば特開昭62
−131555号公報)、(d)半導体素子を同一方向
に積み重ねたもの(例えば特開平1−295454 号
公報)、(e)複数枚の半導体素子それぞれに対して独
立したリード群をもつもの(例えば特開昭62−737
48 号公報)などがある。
【0004】
【発明が解決しようとする課題】メモリカードは、パー
ソナルコンピュータの増設メモリなどに用いられるIC
カードで、汎用品としては現在厚さ3.3mm のもの
が中心である。しかし従来技術のうち、TABやCOB
などを用いて構成されたメモリカードは、 (1)耐湿性が弱い (2)部品ごとのリペアが困難 (3)バーンインテストができない などの欠点があった。
ソナルコンピュータの増設メモリなどに用いられるIC
カードで、汎用品としては現在厚さ3.3mm のもの
が中心である。しかし従来技術のうち、TABやCOB
などを用いて構成されたメモリカードは、 (1)耐湿性が弱い (2)部品ごとのリペアが困難 (3)バーンインテストができない などの欠点があった。
【0005】また、TSOPパッケージについては、リ
ードまでを含めた全体厚さが1.2ないし1.3mm
程度になり、メモリカードの厚さ方向に複数層の半導体
素子を内蔵して記憶容量を増やそうとすると、ステンレ
ス製のケーシング厚さを十分に確保することができず、
強度の面で支障をきすことがあった。
ードまでを含めた全体厚さが1.2ないし1.3mm
程度になり、メモリカードの厚さ方向に複数層の半導体
素子を内蔵して記憶容量を増やそうとすると、ステンレ
ス製のケーシング厚さを十分に確保することができず、
強度の面で支障をきすことがあった。
【0006】またそれを避けるための技術たる上述の技
術(a)では、リードフレームの半導体素子の積載部分
全域を所定の平面精度を保ってエッチングすることが、
量産レベルではかなり困難であり、生産コストが大幅に
増加する恐れがあった。また、それと同時に同技術によ
る樹脂封止型半導体装置を用いたメモリカードでは、ワ
イヤループ高さなどを考慮すると、いかにタブを薄くし
たところで厚さ方向に四枚の半導体素子を内蔵すること
は不可能であった。
術(a)では、リードフレームの半導体素子の積載部分
全域を所定の平面精度を保ってエッチングすることが、
量産レベルではかなり困難であり、生産コストが大幅に
増加する恐れがあった。また、それと同時に同技術によ
る樹脂封止型半導体装置を用いたメモリカードでは、ワ
イヤループ高さなどを考慮すると、いかにタブを薄くし
たところで厚さ方向に四枚の半導体素子を内蔵すること
は不可能であった。
【0007】また上述の技術(b)では、半導体素子と
リードとの接合は、強度的に極めて弱いTABリードの
みにたよっているため、トランスファモールドの際に位
置ずれが生じる恐れがあった。
リードとの接合は、強度的に極めて弱いTABリードの
みにたよっているため、トランスファモールドの際に位
置ずれが生じる恐れがあった。
【0008】また、一般に上記技術(a)(b)でメモ
リカード内に半導体素子を多層配置する場合、基板の両
面に樹脂封止型半導体装置がはんだ付けされるため、少
なくとも二回のリフローはんだ付け工程が必要となり、
樹脂封止型半導体装置の劣化や損傷が発生する恐れがあ
った。
リカード内に半導体素子を多層配置する場合、基板の両
面に樹脂封止型半導体装置がはんだ付けされるため、少
なくとも二回のリフローはんだ付け工程が必要となり、
樹脂封止型半導体装置の劣化や損傷が発生する恐れがあ
った。
【0009】また上記技術(c)では、ワイヤボンディ
ングをタブの両面にわたって行なわねばならないため、
先にボンディングを行なった面のワイヤ、及び半導体素
子の保護が難しかった。
ングをタブの両面にわたって行なわねばならないため、
先にボンディングを行なった面のワイヤ、及び半導体素
子の保護が難しかった。
【0010】また上記技術(d)では、下側に位置する
方の半導体素子にワイヤボンディングを施すためには、
上側に位置するものに比べてその外形を大型化して電極
パッドを露出させねばならず、大きさの異なる二種類の
半導体素子を製作せねばならなかった。
方の半導体素子にワイヤボンディングを施すためには、
上側に位置するものに比べてその外形を大型化して電極
パッドを露出させねばならず、大きさの異なる二種類の
半導体素子を製作せねばならなかった。
【0011】また上記技術(e)では、上側のリードと
下側のリードとのあいだから封止樹脂が流出せぬようト
ランスファモールドを行なうには、同部にスペーサとな
る金型が余分に必要となり、精度の低下、あるいは工程
の複雑化は避けられなかった。
下側のリードとのあいだから封止樹脂が流出せぬようト
ランスファモールドを行なうには、同部にスペーサとな
る金型が余分に必要となり、精度の低下、あるいは工程
の複雑化は避けられなかった。
【0012】本発明の目的は、以下の条件を満たす樹脂
封止型半導体装置、及びメモリカードを提供することに
ある。すなわち、 (1)メモリカードの強度を保ちつつ、厚さ方向に最大
四枚までの半導体素子の多層内蔵が可能な樹脂封止型半
導体装置。
封止型半導体装置、及びメモリカードを提供することに
ある。すなわち、 (1)メモリカードの強度を保ちつつ、厚さ方向に最大
四枚までの半導体素子の多層内蔵が可能な樹脂封止型半
導体装置。
【0013】(2)トランスファモールドの際に半導体
素子の位置ずれをおこさない樹脂封止型半導体装置。
素子の位置ずれをおこさない樹脂封止型半導体装置。
【0014】(3)リフローはんだ付け回数を低減させ
るに好適な樹脂封止型半導体装置。
るに好適な樹脂封止型半導体装置。
【0015】(4)半導体素子やワイヤを傷つけること
のない樹脂封止型半導体装置。
のない樹脂封止型半導体装置。
【0016】(5)同一形状の半導体素子の内蔵が可能
な樹脂封止型半導体装置。
な樹脂封止型半導体装置。
【0017】(6)トランスファモールドに際して特に
新たな技術を必要としない樹脂封止型半導体装置。
新たな技術を必要としない樹脂封止型半導体装置。
【0018】(7)高密度かつ高強度で、耐湿性に優れ
、リペア、バーンインテストが可能なメモリカード。
、リペア、バーンインテストが可能なメモリカード。
【0019】
【課題を解決するための手段】上記した目的のうち、(
1)ないし(6)については以下のような製造手段が講
じられることにより達成される。すなわち、内蔵される
複数枚の半導体素子には予め、各々に独立したリードフ
レームが用意され、各半導体素子の回路形成面には、所
定形状のテープを介してリードフレームのインナリード
部が搭載,接合される。半導体素子中の電極パッドと、
後述のインナリードの所定部位との電気接続(ワイヤボ
ンディング)の後、このリードフレームは、別の半導体
素子との間で同工程まで経た別のリードフレームと、互
いの半導体素子の回路形成面が対向し合うように接合さ
れる。接合方法は、スポット溶接、あるいははんだ付け
が有効である。このとき両リードフレームは、互いのワ
イヤとの接合部が重ならないようにする。この状態とな
ったものを、対向配置した半導体素子両者の裏面間距離
と同一高さのキャビティにクランプし、封止樹脂をトラ
ンスファモールドして成形する。アウタリードとして使
用される部分は、重ねあわせたリードのいずれか一本が
除去される。
1)ないし(6)については以下のような製造手段が講
じられることにより達成される。すなわち、内蔵される
複数枚の半導体素子には予め、各々に独立したリードフ
レームが用意され、各半導体素子の回路形成面には、所
定形状のテープを介してリードフレームのインナリード
部が搭載,接合される。半導体素子中の電極パッドと、
後述のインナリードの所定部位との電気接続(ワイヤボ
ンディング)の後、このリードフレームは、別の半導体
素子との間で同工程まで経た別のリードフレームと、互
いの半導体素子の回路形成面が対向し合うように接合さ
れる。接合方法は、スポット溶接、あるいははんだ付け
が有効である。このとき両リードフレームは、互いのワ
イヤとの接合部が重ならないようにする。この状態とな
ったものを、対向配置した半導体素子両者の裏面間距離
と同一高さのキャビティにクランプし、封止樹脂をトラ
ンスファモールドして成形する。アウタリードとして使
用される部分は、重ねあわせたリードのいずれか一本が
除去される。
【0020】また、上記した目的のうち(7)について
は、今述べたようにして製造された樹脂封止型半導体装
置が、カード内の基板の片面、もしくは両面に内蔵され
ることにより達成される。
は、今述べたようにして製造された樹脂封止型半導体装
置が、カード内の基板の片面、もしくは両面に内蔵され
ることにより達成される。
【0021】
【作用】本発明によれば、
(1)インナリードの所定の部位にワイヤボンディング
を施すことで、ワイヤのループ高さを特に低く抑える必
要がなくなり、また半導体素子の裏面は樹脂封止型半導
体装置の表面に露出されるため、1.0mm 程度の厚
さ中に2枚の半導体素子を内蔵した樹脂封止型半導体装
置が得られ、基板の両面に同装置をはんだ付けすること
により、基板、ケーシングの厚さをそれぞれ現状通りの
0.5mm ,0.2mm としても、規格の3.3m
m厚中に4枚の半導体素子を内蔵したメモリカードの製
造が可能となる。
を施すことで、ワイヤのループ高さを特に低く抑える必
要がなくなり、また半導体素子の裏面は樹脂封止型半導
体装置の表面に露出されるため、1.0mm 程度の厚
さ中に2枚の半導体素子を内蔵した樹脂封止型半導体装
置が得られ、基板の両面に同装置をはんだ付けすること
により、基板、ケーシングの厚さをそれぞれ現状通りの
0.5mm ,0.2mm としても、規格の3.3m
m厚中に4枚の半導体素子を内蔵したメモリカードの製
造が可能となる。
【0022】(2)半導体素子は、TABリードに比べ
強固なインナリードに接合されるので、トランスファモ
ールドの際の封止樹脂の流入圧による位置ずれが防止さ
れる。
強固なインナリードに接合されるので、トランスファモ
ールドの際の封止樹脂の流入圧による位置ずれが防止さ
れる。
【0023】(3)既に二枚の半導体素子を内蔵した樹
脂封止型半導体装置が得られるので、従来技術による最
大記憶容量と同程度のメモリカードならば、基板片面の
みに同装置をはんだ付けすれば達成され、リフローはん
だ付け回数が半減される。
脂封止型半導体装置が得られるので、従来技術による最
大記憶容量と同程度のメモリカードならば、基板片面の
みに同装置をはんだ付けすれば達成され、リフローはん
だ付け回数が半減される。
【0024】(4)従来技術による複数の半導体素子を
内蔵した樹脂封止型半導体装置のように、トランスファ
モールド前の状態において半導体素子の回路形成面やワ
イヤが表面に露出しないので、それらを傷つけることが
ない。
内蔵した樹脂封止型半導体装置のように、トランスファ
モールド前の状態において半導体素子の回路形成面やワ
イヤが表面に露出しないので、それらを傷つけることが
ない。
【0025】(5)互いの半導体素子は、各々ワイヤボ
ンディングの後、接合されるので、同一寸法の半導体素
子同士であっても組み合わせが可能となる。
ンディングの後、接合されるので、同一寸法の半導体素
子同士であっても組み合わせが可能となる。
【0026】(6)従来の樹脂封止型半導体装置と同様
にトランスファモールドできるので、樹脂封止に関する
新たな技術が不要である。
にトランスファモールドできるので、樹脂封止に関する
新たな技術が不要である。
【0027】(7)大容量の樹脂封止型半導体装置が得
られるので、従来と同程度の記憶容量であればより高強
度の、あるいは従来と同程度の強度であればより大容量
のメモリカードが提供される。また、TABやCOBな
どの技術を用いないので耐湿性に優れ、また、リペア、
バーンインテストが可能となる。
られるので、従来と同程度の記憶容量であればより高強
度の、あるいは従来と同程度の強度であればより大容量
のメモリカードが提供される。また、TABやCOBな
どの技術を用いないので耐湿性に優れ、また、リペア、
バーンインテストが可能となる。
【0028】
【実施例】以下、本発明の実施例を図を用いて説明する
。
。
【0029】図1は本発明の一実施例である樹脂封止型
半導体装置の断面図で、図2は同装置の半導体素子1b
、及び封止樹脂5を除去した状態の部分断面斜視図であ
る。半導体素子1aの回路形成面上に、所定形状のテー
プ3aを介してリード2aが接合されている。半導体素
子1aとリード2aとの電気接続のためのワイヤ4aは
、電極パッド1apとワイヤ接合部2as、あるいは接
地用リード2agと接合されている。同様の工程を経た
もう一つのデバイスbのリード2bと、リード2aとが
はんだ付けやスポット溶接によって接合され、半導体素
子1a,1b両者の裏面が外部に露出するようにそれら
を封止樹脂5によって封止,成形したものである。上下
の接地用リード2ag,2bgは、重ねあわせたときに
互いに千鳥配置状となるようになっている。このように
、リード2a,2bにワイヤ接合部2as、2bsを設
けたり、接地用リードを千鳥配置状とすることは、ワイ
ヤのループ高さをリードやテープの厚さ以内に収められ
るので、薄型化に好適である。ここに用いた各部品の、
現状で製造可能な範囲で半導体素子厚さtc,テープ厚
さtt,リード厚さtlそれぞれが300μm,50μ
m,100μmとすれば、合計で0.9mmとなり、ア
ウタリードまで加えても1.0mm程度と薄い樹脂封止
型半導体装置が得られる。
半導体装置の断面図で、図2は同装置の半導体素子1b
、及び封止樹脂5を除去した状態の部分断面斜視図であ
る。半導体素子1aの回路形成面上に、所定形状のテー
プ3aを介してリード2aが接合されている。半導体素
子1aとリード2aとの電気接続のためのワイヤ4aは
、電極パッド1apとワイヤ接合部2as、あるいは接
地用リード2agと接合されている。同様の工程を経た
もう一つのデバイスbのリード2bと、リード2aとが
はんだ付けやスポット溶接によって接合され、半導体素
子1a,1b両者の裏面が外部に露出するようにそれら
を封止樹脂5によって封止,成形したものである。上下
の接地用リード2ag,2bgは、重ねあわせたときに
互いに千鳥配置状となるようになっている。このように
、リード2a,2bにワイヤ接合部2as、2bsを設
けたり、接地用リードを千鳥配置状とすることは、ワイ
ヤのループ高さをリードやテープの厚さ以内に収められ
るので、薄型化に好適である。ここに用いた各部品の、
現状で製造可能な範囲で半導体素子厚さtc,テープ厚
さtt,リード厚さtlそれぞれが300μm,50μ
m,100μmとすれば、合計で0.9mmとなり、ア
ウタリードまで加えても1.0mm程度と薄い樹脂封止
型半導体装置が得られる。
【0030】ここで電極パッド1bpより接地用リード
2bgへ接続されたワイヤ4blは、途中で、一旦、別
の接地用リード2agに接触することになるが、機能的
に影響はない。
2bgへ接続されたワイヤ4blは、途中で、一旦、別
の接地用リード2agに接触することになるが、機能的
に影響はない。
【0031】トランスファモールドの際、封止樹脂の流
入圧や金型の寸法公差により、樹脂封止型半導体装置の
上下面、すなわち、両半導体素子の裏面に微量の封止樹
脂が付着する場合があるが、メモリカードなどへの内蔵
に対して寸法的に悪影響を及ぼさない範囲であれば差し
支えない。無論、美観の点から取り去っても良い。
入圧や金型の寸法公差により、樹脂封止型半導体装置の
上下面、すなわち、両半導体素子の裏面に微量の封止樹
脂が付着する場合があるが、メモリカードなどへの内蔵
に対して寸法的に悪影響を及ぼさない範囲であれば差し
支えない。無論、美観の点から取り去っても良い。
【0032】重ね合わされたリード2a,2bは通常、
そのうち基板に搭載した際に基板に近い方の1本を切断
する。これはトランスファモールド後のダムバー切断時
に同時に行っても、両者のリード接合直後に行っても、
あるいは両者の接合前に行っても良い。
そのうち基板に搭載した際に基板に近い方の1本を切断
する。これはトランスファモールド後のダムバー切断時
に同時に行っても、両者のリード接合直後に行っても、
あるいは両者の接合前に行っても良い。
【0033】電極パッド1apはこの図から分かるよう
に、接地用リード2bgとリード2b群との間に位置し
ている。これは、ワイヤが最低限の高さ、すなわち、リ
ードとテープとの高さの和以上の値で正確な電気接続を
行うための手段で、例えば、電極パッド1apが接地用
リード2bgよりも半導体素子中央部に近い位置にあっ
た場合に起こりうるワイヤのたるみなどによる短絡を防
止する効果がある。
に、接地用リード2bgとリード2b群との間に位置し
ている。これは、ワイヤが最低限の高さ、すなわち、リ
ードとテープとの高さの和以上の値で正確な電気接続を
行うための手段で、例えば、電極パッド1apが接地用
リード2bgよりも半導体素子中央部に近い位置にあっ
た場合に起こりうるワイヤのたるみなどによる短絡を防
止する効果がある。
【0034】図3は同装置の半導体素子1b,テープ3
b、及び同部分の封止樹脂5を除去した状態の上面図で
ある。ワイヤ接合部の形状について説明すれば、これは
リード2a,2bが、2dの範囲までは重ねあわせたと
きに同一形状をなし、かつ2eの範囲では両者の先端が
互い違いの方向を向いて形成しているものである。それ
ぞれのワイヤボンディングは、両者を重ねあわせる前に
このワイヤ接合部2as,2bsで行なわれる。半導体
素子1a,1bについては、対向面のワイヤ4a,4b
が接触せぬよう、電極パッド1ap,1bpが千鳥配置
となるようにしても良いが、接触する可能性のあるワイ
ヤは、位置的にそのリード同士が接合されるものである
場合が多いので、電気的にも特に問題とはならない。
b、及び同部分の封止樹脂5を除去した状態の上面図で
ある。ワイヤ接合部の形状について説明すれば、これは
リード2a,2bが、2dの範囲までは重ねあわせたと
きに同一形状をなし、かつ2eの範囲では両者の先端が
互い違いの方向を向いて形成しているものである。それ
ぞれのワイヤボンディングは、両者を重ねあわせる前に
このワイヤ接合部2as,2bsで行なわれる。半導体
素子1a,1bについては、対向面のワイヤ4a,4b
が接触せぬよう、電極パッド1ap,1bpが千鳥配置
となるようにしても良いが、接触する可能性のあるワイ
ヤは、位置的にそのリード同士が接合されるものである
場合が多いので、電気的にも特に問題とはならない。
【0035】図4は本発明の第二の実施例である樹脂封
止型半導体装置の、半導体素子1b,テープ3b、及び
同部分の封止樹脂5を除去した状態の上面図である。リ
ード2bは図3と異なり、ワイヤ接合部2bsが屈曲し
ておらず、図において下に位置するリード2aのワイヤ
接合部2asが、ワイヤ接合部2bsを避けるように屈
曲している。このような形態をとることにより、樹脂封
止型半導体装置平面からの投影図におけるリード占有面
積を小さくすることができ、リードピッチの小さな製品
に対しても適用が可能となる。
止型半導体装置の、半導体素子1b,テープ3b、及び
同部分の封止樹脂5を除去した状態の上面図である。リ
ード2bは図3と異なり、ワイヤ接合部2bsが屈曲し
ておらず、図において下に位置するリード2aのワイヤ
接合部2asが、ワイヤ接合部2bsを避けるように屈
曲している。このような形態をとることにより、樹脂封
止型半導体装置平面からの投影図におけるリード占有面
積を小さくすることができ、リードピッチの小さな製品
に対しても適用が可能となる。
【0036】図5は本発明の第三の実施例のメモリカー
ドの断面構造を示したものである。基板8の片面には本
発明の樹脂封止型半導体装置6がはんだ付けされており
、それらの両側にはステンレス製のケーシング7がフレ
ーム9に貼り合わされている。同装置6は、前述のとお
り、既に二層にわたって半導体素子を内蔵しているので
、従来と同程度の記憶容量のメモリカードを所望するの
であれば、このように片面のみに内蔵すれば達成される
ので、リフローはんだ付け工程が一度で済み、熱的損傷
を低減できると同時に工程数も削減される。またメモリ
カードの厚さ方向に寸法的余裕が生まれるので、基板8
やケーシング7の厚さを増やすことができ、強度の向上
が図られる。
ドの断面構造を示したものである。基板8の片面には本
発明の樹脂封止型半導体装置6がはんだ付けされており
、それらの両側にはステンレス製のケーシング7がフレ
ーム9に貼り合わされている。同装置6は、前述のとお
り、既に二層にわたって半導体素子を内蔵しているので
、従来と同程度の記憶容量のメモリカードを所望するの
であれば、このように片面のみに内蔵すれば達成される
ので、リフローはんだ付け工程が一度で済み、熱的損傷
を低減できると同時に工程数も削減される。またメモリ
カードの厚さ方向に寸法的余裕が生まれるので、基板8
やケーシング7の厚さを増やすことができ、強度の向上
が図られる。
【0037】図5は本発明の第四の実施例のメモリカー
ドの断面構造を示したものである。基板8の両面には本
発明の樹脂封止型半導体装置6がはんだ付けされており
、その外側でケーシング7がフレーム9に貼り合わされ
ている。現時点では基板厚さtb,ケーシング厚さts
はそれぞれ0.5mm,0.2mm程度のものが多く使
用されている。また、図1で説明したように、本発明に
おける樹脂封止型半導体装置6は、リードまで含めても
1.0mm程度の厚さが実現されるので、本図における
メモリカード厚さは、多少のスペースを考慮しても規格
の3.3mm に納めることができる。また本発明にお
ける樹脂封止型半導体装置は、既に二層にわたって半導
体素子を内蔵しているので、メモリカードでは最大4層
にわたる半導体素子の内蔵が可能となる。従って、半導
体素子の記憶容量を従来と同一とすれば、必然的に従来
の二倍の記憶容量を持つメモリカードの製造が可能とな
る。
ドの断面構造を示したものである。基板8の両面には本
発明の樹脂封止型半導体装置6がはんだ付けされており
、その外側でケーシング7がフレーム9に貼り合わされ
ている。現時点では基板厚さtb,ケーシング厚さts
はそれぞれ0.5mm,0.2mm程度のものが多く使
用されている。また、図1で説明したように、本発明に
おける樹脂封止型半導体装置6は、リードまで含めても
1.0mm程度の厚さが実現されるので、本図における
メモリカード厚さは、多少のスペースを考慮しても規格
の3.3mm に納めることができる。また本発明にお
ける樹脂封止型半導体装置は、既に二層にわたって半導
体素子を内蔵しているので、メモリカードでは最大4層
にわたる半導体素子の内蔵が可能となる。従って、半導
体素子の記憶容量を従来と同一とすれば、必然的に従来
の二倍の記憶容量を持つメモリカードの製造が可能とな
る。
【0038】
【発明の効果】本発明の樹脂封止型半導体装置によれば
、1.0mm 程度の厚さの中に二層にわたって半導体
素子を内蔵できるので、同一の半導体素子を使用すれば
、単純に従来の二倍の記憶容量を持つ樹脂封止型半導体
装置が得られる。また本発明のメモリカードによれば、
上記の樹脂封止型半導体装置が内蔵されるので、同一の
記憶容量を所望すれば、従来に比べ高強度のメモリカー
ドが得られる。あるいは同一の強度を所望すれば、単純
に従来の二倍の容量を持つメモリカードが得られる。
、1.0mm 程度の厚さの中に二層にわたって半導体
素子を内蔵できるので、同一の半導体素子を使用すれば
、単純に従来の二倍の記憶容量を持つ樹脂封止型半導体
装置が得られる。また本発明のメモリカードによれば、
上記の樹脂封止型半導体装置が内蔵されるので、同一の
記憶容量を所望すれば、従来に比べ高強度のメモリカー
ドが得られる。あるいは同一の強度を所望すれば、単純
に従来の二倍の容量を持つメモリカードが得られる。
【図1】本発明の一実施例の樹脂封止型半導体装置の断
面図。
面図。
【図2】図1の装置の部分斜視図。
【図3】図1の装置の上部の断面図。
【図4】本発明の第二の実施例の樹脂封止型半導体装置
の上部の断面図。
の上部の断面図。
【図5】本発明の第三の実施例のメモリカードの部分断
面図。
面図。
【図6】本発明の第四の実施例のメモリカードの部分断
面図。
面図。
1a,1b…半導体素子、1ap,1bp…電極パッド
、2a,2b…リード、2ag,2bg…接地用リード
、2as,2bs…ワイヤ接続部、2d…両リードの同
一形状部分、2e…両リードの異形状部分、3a,3b
…テープ、4a,4b,4bl…ワイヤ、5…封止樹脂
。
、2a,2b…リード、2ag,2bg…接地用リード
、2as,2bs…ワイヤ接続部、2d…両リードの同
一形状部分、2e…両リードの異形状部分、3a,3b
…テープ、4a,4b,4bl…ワイヤ、5…封止樹脂
。
Claims (8)
- 【請求項1】複数の半導体素子と、複数のリードと、複
数のワイヤと、所定の絶縁帯を得るためのテープと、そ
れらを保護するための封止樹脂とを備え、前記ワイヤに
よって前記半導体素子と接続される前記リードは、前記
半導体素子の回路形成面上に前記テープを介して搭載さ
れ、そのうち少なくとも一本は、同様にして別の前記半
導体素子上に搭載された前記リードと、前記テープに接
触していない面が相互に接合され、前記両リードが、前
記半導体素子の平面からの投影図において互いに重なら
ない部分で、前記ワイヤによって前記半導体素子との電
気接続を行うことを特徴とする樹脂封止型半導体装置。 - 【請求項2】請求項1において、全ての前記半導体素子
は、その回路形成面の裏面が外部に露出している樹脂封
止型半導体装置。 - 【請求項3】請求項1において、接合されて一対となり
、電気的な役割をになう二本のリードのうち、少なくと
も一本が外部に露出している樹脂封止型半導体装置。 - 【請求項4】請求項1において、前記リードを相互に接
合した状態で対向した前記半導体素子の両者の電極パッ
ドが、前記半導体素子の平面からの投影図において重な
らない位置に配置されている樹脂封止型半導体装置。 - 【請求項5】請求項1において、前記封止樹脂の表面の
同一面よりアウタリードが露出しているリード群のうち
少なくとも一部が、それらと電気接続されるべき電極パ
ッド群よりも前記半導体素子の中央部に近い部分に存在
している樹脂封止型半導体装置。 - 【請求項6】請求項1において、以下のうち、少なくと
も一つに該当する樹脂封止型半導体装置。 (1)半導体素子の厚さが300μm以下であること。 (2)リードの厚さが100μm以下であること。 (3)テープの厚さが50μm以下であること。 (4)ボンディング後のワイヤループ高さが200μm
以下であること。 (5)対向する二枚の半導体素子両者の、回路形成面の
裏面間距離が1.0mm以下であること。 - 【請求項7】請求項1ないし6のいずれかの樹脂封止型
半導体装置を内蔵したメモリカード。 - 【請求項8】請求項7において、厚さ方向に四枚の半導
体素子が重なりあう部分が少なくとも一個所存在するメ
モリカード。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3088136A JPH04320365A (ja) | 1991-04-19 | 1991-04-19 | 樹脂封止型半導体装置およびメモリカード |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3088136A JPH04320365A (ja) | 1991-04-19 | 1991-04-19 | 樹脂封止型半導体装置およびメモリカード |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH04320365A true JPH04320365A (ja) | 1992-11-11 |
Family
ID=13934518
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP3088136A Pending JPH04320365A (ja) | 1991-04-19 | 1991-04-19 | 樹脂封止型半導体装置およびメモリカード |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH04320365A (ja) |
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6303981B1 (en) * | 1999-09-01 | 2001-10-16 | Micron Technology, Inc. | Semiconductor package having stacked dice and leadframes and method of fabrication |
US6677181B2 (en) * | 1998-05-15 | 2004-01-13 | Hyundai Electronics Industries Co., Ltd. | Method for fabricating stacked chip package device |
US6841883B1 (en) | 2003-03-31 | 2005-01-11 | Micron Technology, Inc. | Multi-dice chip scale semiconductor components and wafer level methods of fabrication |
US6864566B2 (en) | 2001-08-21 | 2005-03-08 | Samsung Electronics Co., Ltd. | Duel die package |
US7335994B2 (en) | 2003-01-27 | 2008-02-26 | Micron Technology, Inc. | Semiconductor component having multiple stacked dice |
-
1991
- 1991-04-19 JP JP3088136A patent/JPH04320365A/ja active Pending
Cited By (14)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6677181B2 (en) * | 1998-05-15 | 2004-01-13 | Hyundai Electronics Industries Co., Ltd. | Method for fabricating stacked chip package device |
US6506625B1 (en) | 1999-09-01 | 2003-01-14 | Micron Technology, Inc. | Semiconductor package having stacked dice and leadframes and method of fabrication |
US6303981B1 (en) * | 1999-09-01 | 2001-10-16 | Micron Technology, Inc. | Semiconductor package having stacked dice and leadframes and method of fabrication |
US6858467B2 (en) | 1999-09-01 | 2005-02-22 | Micron Technology, Inc. | Method for fabricating semiconductor packages with stacked dice and leadframes |
US6864566B2 (en) | 2001-08-21 | 2005-03-08 | Samsung Electronics Co., Ltd. | Duel die package |
US7335994B2 (en) | 2003-01-27 | 2008-02-26 | Micron Technology, Inc. | Semiconductor component having multiple stacked dice |
US7432600B2 (en) | 2003-01-27 | 2008-10-07 | Micron Technology, Inc. | System having semiconductor component with multiple stacked dice |
US7388294B2 (en) | 2003-01-27 | 2008-06-17 | Micron Technology, Inc. | Semiconductor components having stacked dice |
US6841883B1 (en) | 2003-03-31 | 2005-01-11 | Micron Technology, Inc. | Multi-dice chip scale semiconductor components and wafer level methods of fabrication |
US7224051B2 (en) | 2003-03-31 | 2007-05-29 | Micron Technology, Inc. | Semiconductor component having plate and stacked dice |
US7060526B2 (en) | 2003-03-31 | 2006-06-13 | Micron Technology, Inc. | Wafer level methods for fabricating multi-dice chip scale semiconductor components |
US6998717B2 (en) | 2003-03-31 | 2006-02-14 | Micron Technology, Inc. | Multi-dice chip scale semiconductor components |
US7459393B2 (en) | 2003-03-31 | 2008-12-02 | Micron Technology, Inc. | Method for fabricating semiconductor components with thinned substrate, circuit side contacts, conductive vias and backside contacts |
US7498675B2 (en) | 2003-03-31 | 2009-03-03 | Micron Technology, Inc. | Semiconductor component having plate, stacked dice and conductive vias |
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