JPH04315438A - バイポーラ型半導体集積回路装置の製造方法 - Google Patents
バイポーラ型半導体集積回路装置の製造方法Info
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 14
- 238000004519 manufacturing process Methods 0.000 title claims description 17
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 34
- 238000005468 ion implantation Methods 0.000 claims abstract description 21
- 230000015572 biosynthetic process Effects 0.000 claims abstract description 11
- 229910052796 boron Inorganic materials 0.000 claims abstract description 11
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 claims abstract description 8
- 229910052698 phosphorus Inorganic materials 0.000 claims abstract description 8
- 239000011574 phosphorus Substances 0.000 claims abstract description 8
- 239000000758 substrate Substances 0.000 claims abstract description 8
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 claims abstract description 5
- 238000000034 method Methods 0.000 claims description 24
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 11
- 239000012535 impurity Substances 0.000 claims description 10
- 238000009792 diffusion process Methods 0.000 claims description 8
- 150000002500 ions Chemical class 0.000 claims description 6
- 229910021421 monocrystalline silicon Inorganic materials 0.000 claims description 6
- 239000013078 crystal Substances 0.000 claims description 5
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 4
- 229910052785 arsenic Inorganic materials 0.000 claims description 3
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical group [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 claims description 3
- 230000003647 oxidation Effects 0.000 claims description 2
- 238000007254 oxidation reaction Methods 0.000 claims description 2
- 230000001590 oxidative effect Effects 0.000 claims 2
- 238000003486 chemical etching Methods 0.000 claims 1
- 238000000151 deposition Methods 0.000 claims 1
- 238000002513 implantation Methods 0.000 claims 1
- 238000002955 isolation Methods 0.000 abstract description 6
- 230000000694 effects Effects 0.000 description 11
- 229910052581 Si3N4 Inorganic materials 0.000 description 7
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 7
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 6
- -1 boron ions Chemical class 0.000 description 6
- 229910052710 silicon Inorganic materials 0.000 description 6
- 239000010703 silicon Substances 0.000 description 6
- 229910052751 metal Inorganic materials 0.000 description 4
- 239000002184 metal Substances 0.000 description 4
- 238000006722 reduction reaction Methods 0.000 description 4
- 230000001133 acceleration Effects 0.000 description 3
- 230000015556 catabolic process Effects 0.000 description 3
- 230000005465 channeling Effects 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 2
- 238000000605 extraction Methods 0.000 description 2
- 238000010438 heat treatment Methods 0.000 description 2
- 238000002156 mixing Methods 0.000 description 2
- 230000003071 parasitic effect Effects 0.000 description 2
- 238000001020 plasma etching Methods 0.000 description 2
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 description 1
- 238000000137 annealing Methods 0.000 description 1
- 229910052787 antimony Inorganic materials 0.000 description 1
- WATWJIUSRGPENY-UHFFFAOYSA-N antimony atom Chemical compound [Sb] WATWJIUSRGPENY-UHFFFAOYSA-N 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- MROCJMGDEKINLD-UHFFFAOYSA-N dichlorosilane Chemical compound Cl[SiH2]Cl MROCJMGDEKINLD-UHFFFAOYSA-N 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 239000007789 gas Substances 0.000 description 1
- 229910052739 hydrogen Inorganic materials 0.000 description 1
- 239000001257 hydrogen Substances 0.000 description 1
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 238000004886 process control Methods 0.000 description 1
- 230000001681 protective effect Effects 0.000 description 1
- 238000001947 vapour-phase growth Methods 0.000 description 1
Landscapes
- Bipolar Transistors (AREA)
Abstract
め要約のデータは記録されません。
Description
半導体集積回路装置の製造方法に関するものである。
速動作を必要とする分野では、一般にECL/CML系
のバイポーラ型半導体集積回路装置が用いられている。 ECL/CML系において論理振幅を一定とした場合に
は、回路を構成する素子、配線の寄生容量およびトラン
ジスタのベース抵抗、電流利得帯域幅積によって動作速
度が決定される。このうち寄生容量の低減には、特に動
作速度への寄与の大きいトランジスタのベース、コレク
タ間接合容量を低減するために多結晶シリコンを用いて
ベース電極を素子領域の外部に引き出してベース面積を
縮小するとともに、多結晶シリコン抵抗および金属配線
を厚い分離酸化膜上に形成する方法が一般に採用されて
いる。
ッタおよびベース接合を浅接合化するとともに、コレク
タのエピタキシャル層を薄くすることが有効である。さ
らに電流利得帯域幅積は、コレクタ電流の高電流側でよ
り高い値が得られるが、ある臨界電流以上ではベースの
広がりによる効果、いわゆるカーク効果により電流利得
帯域幅積が急激に減少する。このためカーク効果抑制に
は、活性ベース直下のコレクタ不純物濃度を増大させる
ことが有効である。
ectively Ion Implanted
Collector)が提案され、報告されている。
して特開昭63−107167号公報記載のSIC構造
を取り入れた製造方法を図4,5に示し、以下に説明す
る。まず、図4(A)のように、P型シリコン基板(3
01)上にN+ 型埋め込み拡散層(302)、N−
型エピタキシャル層(303)を形成後、素子分離を行
ない、分離酸化膜(304)を形成し、さらに全面に多
結晶シリコン(306)を形成した後、シリコン窒化膜
(307a,307b,307c)をマスクとして選択
酸化を行ない多結晶シリコン酸化膜(308a,308
b,308c,308d)を得る。(図4(B))続い
てベース電極となるべき多結晶シリコン(306)中に
ホウ素をイオン注入し、活性領域となる基板表面を露出
させ、さらにシリコン酸化膜(309a,309b)を
形成する。
ウ素が拡散し、高濃度不活性ベース(311)も形成さ
れる。この後、活性領域としてのコレクタ形成領域に選
択的に200keV 以上の加速エネルギーでリンのイ
オン注入を行ない、活性領域の不純物濃度を局部的に増
大させたSIC構造(310)を形成する。(図4(c
))次に、10keV 程度で硼素をイオン注入して高
濃度不活性ベース(311)に延在する活性ベース(3
12)を形成し、続いてCVD膜(313)を全面に被
着する。 (図5(D))続いて反応性イオンエッチングを用いて
、エミッタおよびコレクタの電極取り出し部を開口し、
図5(E)となる。
を形成し、ここからの拡散によりエミッタ(315)を
形成する。最後にコンタクトホールを開口し、金属電極
(317a,317b,317c,317d)の形成を
行なう。(図5(F))以上の方法により、活性ベース
(312)およびエミッタ(315)の浅接合化、エミ
ッタ幅の微細化並びに高電流状態でのカーク効果の抑止
が可能となった。これによりトランジスタの高速動作が
大きく改善された。
製造方法においては、高速動作が可能である良好で安定
な特性を持ったトランジスタを得るには重大な問題点が
あった。それは、図5(F)で示されたようなSIC構
造を形成するためには、現状ではイオン注入をエネルギ
ーが200〜300keV 程度のダブルチャージイオ
ン(例えばP+t)で行なう必要が生じることである。 このような方法では以下に示すような問題点が発生する
。
ギーのイオン注入により真性ベースが形成される領域の
結晶性が著しく劣化し、このような欠陥は高温アニール
等によっても十分に回復しないことである。第二の問題
点は装置の技術的な部分に起因し、現状では前記のダブ
ルチャージにシングルチャージ(例えばP+ )が混入
し再現性が極めて悪い点である。
めに0.3μm 以上の深い領域にイオン注入プロファ
イルの濃度ピークを形成しなければならないことによる
。 そしてまた、このSIC構造を有する従来技術では、S
IC構造の形成後、同じくイオン注入法により真性ベー
スを形成するわけであるが、この方法によるベース幅の
縮小には限界が見えている。なぜなら、このベース幅の
縮小のために行なわれるイオン注入エネルギーの低エネ
ルギー化により、逆にチャネリングの臨界角が増大して
最大投影飛程が効果的に縮小しなくなるからである。こ
れらの理由により、従来どうりのSIC形成プロセスで
は、カーク効果を抑えたより高速度のバイポーラデバイ
スを安定に供給することは困難である。
ーラトランジスタに取り入れることによって生じる問題
点を除去し、同時に下記の利点をもたらす半導体集積回
路の製造方法を提示することを目的としている。
速エネルギーの低減が可能であることにより、結晶中に
発生するダメージの大幅低減。
の必要性をなくし、再現性を向上させる。
チャネリング等の問題点を除去し、ベース幅の大幅な縮
小を可能とする。
集積回路において、素子分離が完了した基板上表面に、
多結晶シリコンの選択酸化技術によりベース電極、コレ
クタ電極を形成し、ベース電極多結晶シリコンに高濃度
の硼素を導入し、エミッタ形成領域上の前記選択酸化膜
を除去した後、開口部にリンを選択的にイオン注入して
SIC構造を形成する。その後、この開口部に硼素を高
濃度に含んだシリコンを選択的にエピタキシャル成長さ
せる。次いで、全面にCVD膜を形成し、これを異方性
エッチングにより、全面エッチバックして、前記選択酸
化膜除去領域内の側壁部のみにCVD膜を残存させる。 その後、多結晶シリコンを被着し、これに高濃度の砒素
を導入した後、熱処理により多結晶シリコン表面に金属
電極を形成するものである。
タキシャル成長により選択的に形成するようにし、コレ
クタ形成を中エネルギーの選択的なイオン注入法(SI
C構造)としたので従来の問題点が緩和できた。
高エネルギーイオン注入の必要性がなくなったので、良
好な結晶性を持った真性ベースの形成のみならず、問題
となっていたダブルチャージ法等による再現性の不良の
問題も回避できることになる。さらにまた、本方法では
エピタキシャルによる真性ベース形成を行なうので低エ
ネルギーのイオン注入法で問題となった濃度勾配が、深
さ方向に裾を引く現象、いわゆるテール発生も抑えられ
ることが同時に可能となり、ベース幅の極めて狭いトラ
ンジスタの形成が可能になる。
しながら詳細に説明する。図1ないし図2(A)〜(F
)は、本発明の第一の実施例を示す製造工程断面図であ
る。
層にリンを1016/cm3 程度含んだ単結晶シリコ
ンを約0.8μm エピタキシャル成長させた後、素子
分離酸化膜(107)を形成し、その後約3000Åの
多結晶シリコンを形成し、その後1000〜2000Å
のシリコン窒化膜をベース電極、コレクタ電極を形成す
る部分に選択的に形成した状態を示している。ここでは
、(106)は、P− 型シリコン基板、(101)は
、N+ 型領域、(102)は、多結晶シリコン、(1
03)はシリコン窒化膜を各々示している。
c)をマスクとして用いて多結晶シリコン(102)を
選択的に酸化する。これにより、多結晶シリコン酸化膜
(104a,b,c,d)によって多結晶シリコン(1
02a,b,c)は、それぞれ分離される。(図1(B
))続いて、多結晶シリコン(102c)上のシリコン
窒化膜(103c)のみを選択的に除去した後で、多結
晶シリコン(102c)に1016/cm2 程度のリ
ンをイオン注入し、熱処理をおこなってN+ 型コレク
タ電極引き出し領域を形成する。
を介して、多結晶シリコン(102a,b)に1015
/cm2 程度の硼素をイオン注入する。次に多結晶シ
リコン酸化膜(104b)のみを選択的に除去する。そ
の後、この開口部を100Å程度酸化した後、砒素(あ
るいはリン)を40〜100keV 程度で、ドーズ量
が1012/cm2 程度のイオン注入を行なう。(S
IC105)次に、このプロテクト酸化膜除去後、80
0℃、20Torr程度でのジクロールシランの水素還
元反応により、エミッタ形成領域付近に選択的にシリコ
ンを堆積させる。このときエミッタ直上には、エピタキ
シャル成長により単結晶が成長し、周辺の多結晶上には
多結晶シリコンが生成されこれらは連続的に結合する。 なお、この気相成長中には適量のジボランを混入させる
ことにより、堆積膜中に硼素を1018〜1019/c
m3 の高濃度に混入させる。これによりP型のエピタ
キシャルベース(106)を形成する。(図1(C))
この、ベースは、800℃程度の低温で選択成長させる
ため、N− 型エピタキシャル層中へ硼素はほとんど拡
散せず、イオン注入で問題となる硼素濃度のコレクタ領
域への裾の広がり、すなわちテールは発生しない。
コン酸化膜(CVD膜)107を2000〜3000Å
程度生成する。(図2(D))その後、反応性イオンエ
ッチング法を用いて、前記CVD膜(107)を全面エ
ッチバックし、窒化膜(103a,103b)の廂を利
用して、多結晶シリコン酸化膜除去領域内側壁にサイド
ウォール酸化膜(107a,b)を形成するとともに、
選択的に成長させた単結晶シリコン上に自己整合縮小に
より微細なエミッタ窓を開口する。(図2(E))次に
、砒素ドープ多結晶シリコン(108a,108b)を
形成し、ここからの拡散によりエミッタ(110)を形
成する。
タクトを開口し、金属電極(110a,b,c,d)の
形成を行なう。(図2(F))このように本実施例では
、真性ベース直下の不純物濃度のみをイオン注入法で選
択的に高濃度にでき、その際、真性ベースの結晶性を劣
化させずまたベース幅も従来のイオン注入によるチャネ
リングの問題に限定されずに狭く形成することが可能と
なる。このため高電流領域でカーク効果を抑えたより高
速動作するバイポーラデバイスの構築が可能となる。
工程フローは類似しているが、目的とするデバイス特性
が異なり工程に改良および変更が施されている。この構
造では、ベースコレクタ接合容量の低減およびカーク効
果の抑制の点でより優れている。ただし、エミッタ、コ
レクタ耐圧が第一の実施例より若干低めに設定されるこ
とになる。
下では、実施例1と異なる点を中心に説明を行なう。
埋め込み拡散層上へ形成するエピタキシャル成長を、ド
ーピングガスを混入させないで行ない真性の領域を形成
させる。また、成長膜厚を0.5μm 程度とする。
る。
多結晶シリコン酸化膜(204)を除去した後、エミッ
タ開口部に選択的に加速エネルギーを段階的に変化させ
て複数回のリンイオン注入を行なう。これによってベー
ス直下から埋め込み拡散層までに必要とされるコレクタ
濃度を得る。ここでは、イオン注入のエネルギーとドー
ズ量の組み合わせをアレンジして最適化された濃度プロ
ファイルを形成することができる。
ス直下から埋め込み層までの不純物濃度を1016〜1
017/cm3 とし、また不活性ベース直下は埋め込
み拡散層からのオートドーピングによる1014/cm
3 以下の低濃度となり接合容量を大幅に低減できるこ
とになる。
ので説明を省略する。
ば真性ベースをエピタキシャル成長により選択的に形成
するようにし、コレクタ形成を中エネルギーの選択的な
イオン注入法(SIC構造)としたので従来の問題点が
緩和できた。
高エネルギーイオン注入の必要性がなくなったので、良
好な結晶性を持った真性ベースの形成のみならず、問題
となっていたダブルチャージ法等による再現性の不良の
問題も回避できることになる。さらにまた、本方法では
エピタキシャルによる真性ベース形成を行なうので低エ
ネルギーのイオン注入法で問題となった濃度勾配が、深
さ方向に裾を引く現象、いわゆるテール発生も抑えられ
ることが同時に可能となり、ベース幅の極めて狭いトラ
ンジスタの形成が可能になる。
、第一および第二の実施例の両方で得られる効果である
。
について説明する。この、第二の実施例はエミッタ・コ
レクタバイアス電圧がより低い条件で駆動させるトラン
ジスタか、もしくはエミッタ・コレクタ間耐圧を現状ほ
ど必要としない場合に、より高速性の優れたトランジス
タを構築することが可能となる。
第一の実施例の半分程度の0.5μm 程度で不純物を
含まない真性のエピタキシャル層とする。そして、コレ
クタに必要となるキャリア濃度を得るために、SICの
みを用いる。このときイオン注入のエネルギーをかえて
、数回このSICを行ない、カーク効果を抑え、コレク
タ抵抗を低減し、そして耐圧も良好である理想的なコレ
クタ濃度プロファイルを得ることができる。
接合容量CTCを大幅に削減できトランジスタの高速性
をさらに向上させることが可能となる。又、エピタキシ
ャル層の不純物濃度コントロールも不要となりエピタキ
シャルプロセスに対する工程管理上の負担を軽減する利
点もある。
1)
2)
】従来例の製造工程断面図(その1)
製造工程断面図(その2)
Claims (5)
- 【請求項1】 バイポーラ型半導体集積回路装置の製
造に当たって、(a)半導体基板の一主面に、第一の導
電型の島状に分割された第一の単結晶領域を有する基体
に、第一の多結晶シリコンを堆積し、該多結晶シリコン
の選択された表面に耐酸化性膜を形成する工程と、(b
)前記第一の多結晶シリコンを選択酸化し、残存した多
結晶シリコンの少なくとも一部に、第二導電型不純物を
導入する工程と、(c)前記多結晶シリコン酸化膜の一
部を選択的に除去し、前記第一の単結晶領域の一部を露
出する工程と、(d)前記露出領域にイオン注入するこ
とにより、第一の単結晶領域よりも高濃度の第一導電型
領域を形成する工程と、(e)前記露出領域に第二導電
型の第二の単結晶シリコンを選択的にエピタキシャル成
長法で形成する工程と、(f)全面にCVDシリコン酸
化膜を形成し、異方性エッチングにより前記多結晶シリ
コン酸化膜除去領域の側壁部に前記CVDシリコン酸化
膜を残存させると共に、前記第二の単結晶シリコンの一
部を露出させる工程と、(g)前記多結晶シリコン酸化
膜除去領域に第二の多結晶シリコンを形成し、該多結晶
シリコンに第一導電型の不純物を導入する工程とを含む
ことを特徴とするバイポーラ型半導体集積回路装置の製
造方法。 - 【請求項2】 第一導電型をN型、第二導電型をP型
、第一導電型不純物を砒素、またはリン、第二導電型不
純物を硼素とする請求項1記載のバイポーラ型半導体集
積回路装置の製造方法。 - 【請求項3】 第二導電型単結晶シリコンの形成をC
VD成長法を用いて形成することを特徴とする請求項1
ならびに2記載のバイポーラ型半導体集積回路装置の製
造方法。 - 【請求項4】 第二導電型単結晶シリコンの形成をC
VDエピタキシャル成長法を用いて形成することを特徴
とする請求項1ないし3記載のバイポーラ型半導体集積
回路装置の製造方法。 - 【請求項5】 埋めこみ拡散層上に形成するエピタキ
シャル層をノンドープの真性とし、コレクタ形成は打込
みエネルギーを変えて複数回のイオン注入法で行ない、
コレクタプロファイルの最適化を行なうことを特徴とす
る請求項1ないし4記載のバイポーラ型半導体集積回路
装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3082563A JP2974442B2 (ja) | 1991-04-15 | 1991-04-15 | バイポーラ型半導体集積回路装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3082563A JP2974442B2 (ja) | 1991-04-15 | 1991-04-15 | バイポーラ型半導体集積回路装置の製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH04315438A true JPH04315438A (ja) | 1992-11-06 |
JP2974442B2 JP2974442B2 (ja) | 1999-11-10 |
Family
ID=13777959
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP3082563A Expired - Fee Related JP2974442B2 (ja) | 1991-04-15 | 1991-04-15 | バイポーラ型半導体集積回路装置の製造方法 |
Country Status (1)
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---|---|
JP (1) | JP2974442B2 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH07193075A (ja) * | 1993-12-27 | 1995-07-28 | Nec Corp | 半導体装置およびその製造方法 |
-
1991
- 1991-04-15 JP JP3082563A patent/JP2974442B2/ja not_active Expired - Fee Related
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH07193075A (ja) * | 1993-12-27 | 1995-07-28 | Nec Corp | 半導体装置およびその製造方法 |
US5569611A (en) * | 1993-12-27 | 1996-10-29 | Nec Corporation | Method of manufacturing a bipolar transistor operating at low temperature |
Also Published As
Publication number | Publication date |
---|---|
JP2974442B2 (ja) | 1999-11-10 |
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