JPH04314236A - Ａｔｍセルの遅延時間付加回路 - Google Patents

Ａｔｍセルの遅延時間付加回路

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JPH04314236A
JPH04314236A JP3108750A JP10875091A JPH04314236A JP H04314236 A JPH04314236 A JP H04314236A JP 3108750 A JP3108750 A JP 3108750A JP 10875091 A JP10875091 A JP 10875091A JP H04314236 A JPH04314236 A JP H04314236A
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Hidenori Nakajima
英規 中島
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は、高速広帯域ＩＳＤＮ
網における網内伝搬遅延時間変動による端末装置の影響
を評価する試験器についてのものである。高速広帯域Ｉ
ＳＤＮの伝送網を構築する手段としてＡＴＭ（アシンク
ロナス・トランスファ・モード）が有望視されている。 ＡＴＭでは、多種多様な情報をセルと呼ばれるヘッダ付
きの短い固定長のブロックに分割し、これを単位として
統計多重を行うことにより伝送効率の向上を図っている
。このため、伝送するトラフィック量により、網内で伝
送遅延時間が変動する性質があり、高速広帯域ＩＳＤＮ
端末装置では、遅延時間変動の補正手段が要求される。
【０００２】
【従来の技術】次に、従来技術によるＡＴＭセルの遅延
時間付加回路の構成を図２により説明する。図２アでは
、入力信号を遅延付加回路４で所望の遅延数分の遅延を
付加する。遅延付加回路４は多段シフトレジスタで構成
される。一般にＡＴＭは、統計多重の効果をあげるため
、伝送速度を高く（１５５．５２Ｍｂｐｓまたはそれ以
上）とっているので、図２アでは付加遅延時間を増やす
ために大きなシフトレジスタが必要になる。また、ＡＴ
Ｍ網の特徴である伝搬遅延時間の変動を与えることが困
難である。
【０００３】図２イは、図２アにセルフィルタ２を追加
したものである。セルフィルタ２は遅延付加を与えるセ
ルだけを遅延させる。図２イでは、付加遅延時間は大幅
に増加させることができ、伝搬遅延時間に変動を与える
ことができる。しかし、伝搬遅延時間はセル到着間隔に
密接な関係をもっているため、遅延時間の分散幅を制御
することが困難である。
【０００４】次に、図２の動作を図３のタイミングチャ
ートにより説明する。図３アは、入力信号から遅延を付
加するセルだけを取り出したときのセルの到着時間の分
布である。図３イは、例えば５セル分のシフトレジスタ
で構成される遅延付加回路４を通して、得えられる出力
信号である。入力信号「１」は、遅延付加回路４に入力
後、さらに５セルの入力がされたときシフトレジスタか
ら出力される。したがって、このとき付加された遅延時
間は、入力信号の平均セル到着間隔をＰａとすれば、５
×Ｐａを平均値として、セル到着間隔の分散分だけ分散
する。また、通信の休止区間があった場合、図３イの休
止区間ウも遅延付加時間に含まれることになる。
【０００５】
【発明が解決しようとする課題】図２イでは、ある情報
に対して応答を帰すような相互通信が行われている場合
は、図３アや図３カのようなやりとりになる。図３イの
エの部分が通信のはじめの情報とすると、相互通信の場
合には図３アのキに対する図３カの応答ケが返送されて
から図３アの次の情報クが送出される。このため、この
ような通信に遅延付加をおこなうとすると、遅延付加回
路４が図３イの動作をした場合には、図３アの入力信号
キに含まれる「６」から「１０」の情報は、入力信号ク
がくるまでは出力されない。しかし、「６」から「１０
」までの情報が伝わらないため応答信号ケが帰されない
ので、入力信号クは入力されなくなり、通信はここで停
止してしまう。
【０００６】図２アでは大きな遅延時間を与えるために
は大規模なハードウェアが必要であるが、遅延値が一定
値しかとれない。図２イではハードウェア量は削減でき
、遅延量に増減のある遅延付加を行うことができるが、
遅延値はセル到着間隔に強い相関があり、入力セルの到
着間隔が一定の場合には遅延値も一定であると共に、相
互通信の遅延付加には適さない。
【０００７】この発明は、図イの回路に対して遅延付加
回路に入力する入力セルにダミーセルを加えることによ
り、入力セルのシフトレジスタ通過時間を制御するＡＴ
Ｍセルの遅延時間付加回路の提供を目的とする。
【０００８】
【問題を解決するための手段】この目的を達成するため
に、この発明では、発生間隔を制御できるダミーセルを
発生するダミーセル発生回路１と、入力信号の中から遅
延付加をするセルだけを抽出するセルフィルタ２と、ダ
ミーセル発生回路１の出力とセルフィルタ２の出力を合
成するセル多重回路３と、セル多重回路３の出力を遅延
させる遅延付加回路４と、遅延付加回路４の出力からダ
ミーセルを除くセルフィルタ５とを備える。なお、ダミ
ーセル発生回路１がアイドルセルを発生する場合は、セ
ルフィルタ５は不要である。
【０００９】
【作用】次に、この発明によるＡＴＭセルの遅延付加回
路の構成を図１により説明する。図１の１はダミーセル
発生回路、２はセルフィルタ、３はセル多重回路、４は
遅延付加回路、５はセルフィルタである。ダミーセル発
生回路１は発生間隔を制御できるダミーセルを発生し、
セルフィルタ２は入力信号中から遅延付加するセルだけ
を抽出する。セル多重回路３はダミーセルと遅延付加す
るセルを多重化し、遅延付加回路４は多重化されたセル
を遅延させる。セルフィルタ５は、遅延されたセルから
ダミーセルを除去する。
【００１０】次に、図１の作用を図４により説明する。 セルフィルタ２は、入力信号中より目的のセルだけを抽
出する。図４アは抽出したセル列の例である。図４イは
ダミーセル発生回路１で発生するセル列の例であり、ダ
ミーセルを任意の間隔で発生する。セル多重回路３では
ダミーセル発生回路１の出力とセルフィルタ２の出力の
セル列を合成する。図４ウはセル多重回路３の出力に得
られるセル列の例である。
【００１１】遅延付加回路４ではセル多重回路３の出力
に対し遅延付加を行う。遅延付加回路４はシフトレジス
タで容易に実現できるが、遅延数が設定できることが望
ましい。例えば遅延付加回路４に３セル分の遅延数を設
定する場合、図４ウの入力信号１は、さらにそれに続く
２、３、ｂの３つのセルが入力された後のｃの信号が入
力されるときに出力される。図４エは、このように遅延
が３セル分付加された遅延付加回路４の出力信号である
。セルフィルタ５ではこの信号からダミーセルを除き出
力セルデータを得る。
【００１２】
【発明の効果】この発明によれば、次のような効果があ
る。 ア　　セルフィルタを用いて、必要なセルだけを遅延さ
せるので、セル遅延回路のハードウェア資源を有効に使
用でき、長時間遅延付加を与えられる。 イ　　一定間隔周期で入力されるセルに対して、遅延値
に変動を持たせた遅延付加をかけることができる。例え
ば、図４イが入力信号より抽出した遅延付加をかけたい
信号の場合、図２イの回路では遅延付加後のセルも入力
信号と同じ間隔で出力されるが、この発明では図４イの
一定間隔のセル入力に対しても、ダミーセルとして、例
えば図４アのセルを使用すれば図４カのような遅延値に
変動をもった遅延付加をかけることができる。ダミーセ
ル間隔として、入力セル周期より長い一定周期を用いた
場合は最大遅延変動幅を入力セルの間隔以下で変動させ
ることができる。ダミーセル間隔として、入力セル周期
より短い一定周期を用いた場合、最大遅延変動幅をダミ
ーセルの間隔以下で変動させることができる。ダミーセ
ル間隔として、バーストセル発生を用いた場合、最大遅
延変動を入力セル周期の整数倍以下で変動させることが
できる。このようにダミーセルの発生間隔により遅延変
動幅を制御することができる。 ウ　　相互通信の場合、１つの通信の最後のセルもダミ
ーセルにより応答信号に関わらず転送されるために、通
信の停止を引き起こさない遅延付加ができる。
【図面の簡単な説明】
【図１】この発明によるＡＴＭセルの遅延時間付加回路
の構成図である。
【図２】従来技術によるＡＴＭセルの遅延時間付加回路
の構成図である。
【図３】図２のタイミングチャートである。
【図４】図１のタイミングチャートである。
【符号の説明】
１　　ダミーセル発生回路 ２　　セルフィルタ ３　　セル多重回路 ４　　遅延付加回路 ５　　セルフィルタ

Claims (2)

    【特許請求の範囲】
  1. 【請求項１】　　発生間隔を制御できるダミーセルを発
    生するダミーセル発生回路と、入力信号の中から遅延付
    加をするセルだけを抽出する第１のセルフィルタと、前
    記ダミーセル発生回路の出力と第１のセルフィルタの出
    力を合成するセル多重回路と、前記セル多重回路の出力
    を遅延させる遅延付加回路と、前記遅延回路の出力から
    ダミーセルを除く第２のセルフィルタとを備えることを
    特徴とするＡＴＭセルの遅延時間付加回路。
  2. 【請求項２】　　アイドルセルを発生するアイドルセル
    発生回路と、入力信号の中から遅延付加をするセルだけ
    抽出するセルフィルタと、アイドルセル発生回路と前記
    セルフィルタの出力を合成するセル多重回路と、前記多
    重化回路の出力を遅延させる遅延付加回路とを備えるこ
    とを特徴とするＡＴＭセルの遅延時間付加回路。
JP3108750A 1991-04-12 1991-04-12 Ａｔｍセルの遅延時間付加回路 Pending JPH04314236A (ja)

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JP3108750A JPH04314236A (ja) 1991-04-12 1991-04-12 Ａｔｍセルの遅延時間付加回路
FR9204443A FR2675651B1 (fr) 1991-04-12 1992-04-10 Circuit de retard pour des cellules de mode de transfert asynchrone dans un reseau numerique a integration de services.
DE4212394A DE4212394A1 (de) 1991-04-12 1992-04-13 Atm-zellen-verzoegerungsschaltung fuer ein isdn-system
US08/100,643 US5309438A (en) 1991-04-12 1993-07-30 ATM cell delay circuit for ISDN system

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