JP2854817B2 - グルーピング／トラップ／ルーティング構造を有するａｔｍマルチチャンネルスイッチ - Google Patents
グルーピング／トラップ／ルーティング構造を有するａｔｍマルチチャンネルスイッチInfo
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- Computer Networks & Wireless Communication (AREA)
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- Data Exchanges In Wide-Area Networks (AREA)
- Use Of Switch Circuits For Exchanges And Methods Of Control Of Multiplex Exchanges (AREA)
Description
【０００１】
【産業上の利用分野】本発明はグルーピング／トラップ
／ルーティング構造を有するＡＴＭ（Ａｓｙｎｃｈｒｏ
ｎｏｕｓ Ｔｒａｎｓｆｅｒ Ｍｏｄｅ）マルチチャン
ネルスイッチに関し、特に多数個のポートを束ねてグル
ープ化し、グループ単位にセルを処理するグルーピング
／トラップ／ルーティング構造を有するＡＴＭマルチチ
ャンネルスイッチに関する。
／ルーティング構造を有するＡＴＭ（Ａｓｙｎｃｈｒｏ
ｎｏｕｓ Ｔｒａｎｓｆｅｒ Ｍｏｄｅ）マルチチャン
ネルスイッチに関し、特に多数個のポートを束ねてグル
ープ化し、グループ単位にセルを処理するグルーピング
／トラップ／ルーティング構造を有するＡＴＭマルチチ
ャンネルスイッチに関する。
【０００２】なお、本明細書の記述は本件出願の優先権
の基礎たる韓国特許出願第１９９４−３４５１３号（１
９９４年１２月１５日出願）および同出願第１９９４−
３５７４７号（１９９４年１２月２１日出願）の明細書
の記載に基づくものであって、当該韓国特許出願の番号
を参照することによって当該韓国特許出願の明細書の記
載内容が本明細書の一部分を構成するものとする。
の基礎たる韓国特許出願第１９９４−３４５１３号（１
９９４年１２月１５日出願）および同出願第１９９４−
３５７４７号（１９９４年１２月２１日出願）の明細書
の記載に基づくものであって、当該韓国特許出願の番号
を参照することによって当該韓国特許出願の明細書の記
載内容が本明細書の一部分を構成するものとする。
【０００３】
【従来の技術】従来のＡＴＭセルスイッチング方法は、
一つの入力ポートから特定の出力ポートにセルをスイッ
チする方法であって、１つの入力ポートと１つの出力ポ
ートとの間で１対１に対応する構造を有する。
一つの入力ポートから特定の出力ポートにセルをスイッ
チする方法であって、１つの入力ポートと１つの出力ポ
ートとの間で１対１に対応する構造を有する。
【０００４】そして、図１の如き従来のマルチチャンネ
ルスイッチは多数個のポートをグループ化して、１つの
入力グループと１つの出力グループとの間で１対１に対
応するよう構成される。任意のグループ内の任意の入力
ポートに入力されるセルを、目的とする出力ポートグル
ープに出力させることはできるが、目的とする出力グル
ープ内の特定ポートに出力させることは不可能であっ
た。すなわち、入力セルはセルシーケンスを維持するこ
と以外は指定した出力ポートグループ内の任意の出力ポ
ートにのみ出力された。従って、従来のマルチチャンネ
ルスイッチは入力ポートの速度以上のサービスを収容す
ることができないという問題点があった。
ルスイッチは多数個のポートをグループ化して、１つの
入力グループと１つの出力グループとの間で１対１に対
応するよう構成される。任意のグループ内の任意の入力
ポートに入力されるセルを、目的とする出力ポートグル
ープに出力させることはできるが、目的とする出力グル
ープ内の特定ポートに出力させることは不可能であっ
た。すなわち、入力セルはセルシーケンスを維持するこ
と以外は指定した出力ポートグループ内の任意の出力ポ
ートにのみ出力された。従って、従来のマルチチャンネ
ルスイッチは入力ポートの速度以上のサービスを収容す
ることができないという問題点があった。
【０００５】そこで、本発明は上記の如き問題点を解決
するために案出したもので、一つの出力ポートを一つの
出力グループに指定することにより入力ポートの速度以
上のサービスを収容するのみならず、スーパーレート
（Ｓｕｐｅｒ−ｒａｔｅ）速度のサービスも収容できる
グルーピング／トラップ／ルーティング構造を有するＡ
ＴＭマルチチャンネルスイッチを提供することをその目
的とする。
するために案出したもので、一つの出力ポートを一つの
出力グループに指定することにより入力ポートの速度以
上のサービスを収容するのみならず、スーパーレート
（Ｓｕｐｅｒ−ｒａｔｅ）速度のサービスも収容できる
グルーピング／トラップ／ルーティング構造を有するＡ
ＴＭマルチチャンネルスイッチを提供することをその目
的とする。
【０００６】
【課題を解決するための手段】上記の目的を達成するた
めに本発明は、外部から入力されるセルの読み出し制御
を遂行し、外部から入力されるセルとブロッキングされ
てフィードバックされるセルとの間の同期を調整するが
制御セルデータをラッチする入力ポート数＋１個の直列
連結されたラッチ部、上記ラッチ部から出力された各セ
ルを多重化する多重化部、および上記ラッチ部と上記多
重化部の動作を制御する多重化制御部を含む入力プロセ
ッシング手段、上記入力プロセッシング手段から出力さ
れるセルをスイッチ制御データに従ってグルーピングす
るチャンネルグルーピング手段、上記チャンネルグルー
ピング手段でグルーピングされたセルが該当チャンネル
の容量以上にスイッチングを要求するのかを判断し、当
該セルがチャンネル容量以上にスイッチングを要求する
ときは当該セルを上記入力プロセッシング手段にフィー
ドバックさせるトラップ手段、および上記トラップ手段
から出力されるセルをルーティングするルーティング手
段を具備することを特徴とする。
めに本発明は、外部から入力されるセルの読み出し制御
を遂行し、外部から入力されるセルとブロッキングされ
てフィードバックされるセルとの間の同期を調整するが
制御セルデータをラッチする入力ポート数＋１個の直列
連結されたラッチ部、上記ラッチ部から出力された各セ
ルを多重化する多重化部、および上記ラッチ部と上記多
重化部の動作を制御する多重化制御部を含む入力プロセ
ッシング手段、上記入力プロセッシング手段から出力さ
れるセルをスイッチ制御データに従ってグルーピングす
るチャンネルグルーピング手段、上記チャンネルグルー
ピング手段でグルーピングされたセルが該当チャンネル
の容量以上にスイッチングを要求するのかを判断し、当
該セルがチャンネル容量以上にスイッチングを要求する
ときは当該セルを上記入力プロセッシング手段にフィー
ドバックさせるトラップ手段、および上記トラップ手段
から出力されるセルをルーティングするルーティング手
段を具備することを特徴とする。
【０００７】
【実施例】以下、本発明の一実施例を添付した図面を参
照して詳細に説明する。
照して詳細に説明する。
【０００８】図２は本発明に係るマルチチャンネルスイ
ッチの構成を示し、入力プロセッシング部２１、チャン
ネルグルーピング部２２、トラップ部２３、およびルー
ティング部２４で構成される。
ッチの構成を示し、入力プロセッシング部２１、チャン
ネルグルーピング部２２、トラップ部２３、およびルー
ティング部２４で構成される。
【０００９】入力プロセッシング部２１は外部から入力
されるセルの読み出し制御、外部から入力されるセルと
トラップ部２３でブロッキングされてフィードバックさ
れるセルとの間の同期調整およびチャンネルグルーピン
グ部２２へのスイッチ制御データの伝達制御機能を遂行
する。
されるセルの読み出し制御、外部から入力されるセルと
トラップ部２３でブロッキングされてフィードバックさ
れるセルとの間の同期調整およびチャンネルグルーピン
グ部２２へのスイッチ制御データの伝達制御機能を遂行
する。
【００１０】チャンネルグルーピング部２２は、入力さ
れるスイッチ制御データのうち同一グループ内の入力セ
ルを連続的な出力ポート、すなわち、出力ポートＭから
始めてＭ＋１，Ｍ＋２，…ポートに出力してグルーピン
グし、トラップ部２３はグルーピングされたセルが該当
チャンネルの容量以上にスイッチングを要求するのかを
判断して、チャンネル容量以上にスイッチングを要求す
るセルを次のセルタイムに外部から入力されるセルと同
時にスイッチに入力されるようフィードバックさせる。
例えば、Ａというグループにポート数がＮ個あるとき、
Ａグループにスイッチングを要求する入力セルの数がＮ
＋Ｘであると、トラップ部２３はＮ個のセルをルーティ
ング部２４に出力し、残りのＸ個のセルはチャンネルグ
ルーピング部２２の入力にフィードバックさせる。各セ
ルはルーティング部２４に入る前に実際出力されるポー
トの番号が割当てられる。本発明においてはルーティン
グ部２４としてセルフルーティングネットワークである
バンヤン（Ｂａｎｙａｎ）ネットワークを用いている。
れるスイッチ制御データのうち同一グループ内の入力セ
ルを連続的な出力ポート、すなわち、出力ポートＭから
始めてＭ＋１，Ｍ＋２，…ポートに出力してグルーピン
グし、トラップ部２３はグルーピングされたセルが該当
チャンネルの容量以上にスイッチングを要求するのかを
判断して、チャンネル容量以上にスイッチングを要求す
るセルを次のセルタイムに外部から入力されるセルと同
時にスイッチに入力されるようフィードバックさせる。
例えば、Ａというグループにポート数がＮ個あるとき、
Ａグループにスイッチングを要求する入力セルの数がＮ
＋Ｘであると、トラップ部２３はＮ個のセルをルーティ
ング部２４に出力し、残りのＸ個のセルはチャンネルグ
ルーピング部２２の入力にフィードバックさせる。各セ
ルはルーティング部２４に入る前に実際出力されるポー
トの番号が割当てられる。本発明においてはルーティン
グ部２４としてセルフルーティングネットワークである
バンヤン（Ｂａｎｙａｎ）ネットワークを用いている。
【００１１】さらに、本発明のスイッチはスイッチ制御
セルのパスとデータセルのパスを分離して、先ずスイッ
チ制御セルを通じてデータパスをセッティングさせた
後、データセルをスイッチングさせる。従って、制御セ
ルとデータセルはスイッチ内部で多重化されなければな
らず、このスイッチはデータセルと制御セルが共に要求
するクロック数程度にスイッチング速度が速くならなけ
ればならない。このような問題は後述のビットスライス
方式でスイッチを構成することにより解決することがで
きる。
セルのパスとデータセルのパスを分離して、先ずスイッ
チ制御セルを通じてデータパスをセッティングさせた
後、データセルをスイッチングさせる。従って、制御セ
ルとデータセルはスイッチ内部で多重化されなければな
らず、このスイッチはデータセルと制御セルが共に要求
するクロック数程度にスイッチング速度が速くならなけ
ればならない。このような問題は後述のビットスライス
方式でスイッチを構成することにより解決することがで
きる。
【００１２】図３は本発明に係るマルチチャンネルスイ
ッチのパスをセッティングするために入力される制御デ
ータの構造を示す。
ッチのパスをセッティングするために入力される制御デ
ータの構造を示す。
【００１３】ＣＧＮ（Ｃｈａｎｎｅｌ Ｇｒｏｕｐ Ｎ
ｕｍｂｅｒ）フィールドはスイッチングされようとする
セルのグループ番号を示し、ＧＣ（Ｇｒｏｕｐ Ｃａｐ
ａｃｉｔｙ）フィールドは該当チャンネルグループに割
当てられた最大出力ポート数を示し、ＧＳＰ（Ｇｒｏｕ
ｐ Ｓｔａｒｔ Ｐｏｒｔ）フィールドは該当チャンネ
ルグループが始まる出力ポート番号を示す。入力ポート
の総数は２K-1 であり、例えば入力ポートの総数が１６
の場合、ＣＧＮビット（Ｋ）は５であり、さらに、Ａグ
ループは４つのポート、Ｂグループは３つのポート、Ｃ
グループは２つのポートを有している場合に、Ａグルー
プに出力されるセルのＧＳＰ値は０、Ｂグループに出力
されるセルのＧＳＰ値は４、Ｃグループに出力されるセ
ルのＧＳＰ値は７になる。
ｕｍｂｅｒ）フィールドはスイッチングされようとする
セルのグループ番号を示し、ＧＣ（Ｇｒｏｕｐ Ｃａｐ
ａｃｉｔｙ）フィールドは該当チャンネルグループに割
当てられた最大出力ポート数を示し、ＧＳＰ（Ｇｒｏｕ
ｐ Ｓｔａｒｔ Ｐｏｒｔ）フィールドは該当チャンネ
ルグループが始まる出力ポート番号を示す。入力ポート
の総数は２K-1 であり、例えば入力ポートの総数が１６
の場合、ＣＧＮビット（Ｋ）は５であり、さらに、Ａグ
ループは４つのポート、Ｂグループは３つのポート、Ｃ
グループは２つのポートを有している場合に、Ａグルー
プに出力されるセルのＧＳＰ値は０、Ｂグループに出力
されるセルのＧＳＰ値は４、Ｃグループに出力されるセ
ルのＧＳＰ値は７になる。
【００１４】図４は入力プロセッシング部の細部構成を
示し、図３の如き制御データが入力ポート数により決定
されるＫ段（Ｋの数は入力ポート数によって決定され
る。例えば、入力ポート数が１６であると、ＣＧＮの総
個数が１６であるため、４ビットが必要であるが、未割
当セルを区分するために５ビットを割当てるのでＫ＝５
になる）の直列連結されたＤ−フリップフロップ４１に
入力されると、多重化器４２はそれぞれのＤ−フリップ
フロップの出力セルを多重化させる。１ビットのＣＧＮ
がＤ−フリップフロップに入力された後、チャンネルグ
ルーピング部２２であるＮＢＧＮ（Ｎｏｎ−Ｂｌｏｃｋ
Ｇｒｏｕｐ Ｎｅｔｗｏｒｋ）が動作を完了するため
にはｒ（Ｎ＝２ｅｘｐｒ、Ｎ＝外部入力セルポート数＋
内部入力セルポート数）クロックが必要であり、動作が
完了すると、ＮＢＧＮのパスがセットされる。従って、
多重化器制御部４３はＣＧＮ１ビットを出力し、ｒクロ
ックが過ぎた後、次のＣＧＮビットが出力されるよう制
御してＫビットのＣＧＮ値がＫ段のＮＢＧＮをセッティ
ングできる機能を有するようにしてやる。多重化器４２
の出力（ＣＧＮビット）に従って各ＮＢＧＮが動作を完
了する時点で次のＣＧＮビットがラッチされる。
示し、図３の如き制御データが入力ポート数により決定
されるＫ段（Ｋの数は入力ポート数によって決定され
る。例えば、入力ポート数が１６であると、ＣＧＮの総
個数が１６であるため、４ビットが必要であるが、未割
当セルを区分するために５ビットを割当てるのでＫ＝５
になる）の直列連結されたＤ−フリップフロップ４１に
入力されると、多重化器４２はそれぞれのＤ−フリップ
フロップの出力セルを多重化させる。１ビットのＣＧＮ
がＤ−フリップフロップに入力された後、チャンネルグ
ルーピング部２２であるＮＢＧＮ（Ｎｏｎ−Ｂｌｏｃｋ
Ｇｒｏｕｐ Ｎｅｔｗｏｒｋ）が動作を完了するため
にはｒ（Ｎ＝２ｅｘｐｒ、Ｎ＝外部入力セルポート数＋
内部入力セルポート数）クロックが必要であり、動作が
完了すると、ＮＢＧＮのパスがセットされる。従って、
多重化器制御部４３はＣＧＮ１ビットを出力し、ｒクロ
ックが過ぎた後、次のＣＧＮビットが出力されるよう制
御してＫビットのＣＧＮ値がＫ段のＮＢＧＮをセッティ
ングできる機能を有するようにしてやる。多重化器４２
の出力（ＣＧＮビット）に従って各ＮＢＧＮが動作を完
了する時点で次のＣＧＮビットがラッチされる。
【００１５】図５はチャンネルグルーピング部であるＮ
ＢＧＮ（Ｎｏｎ−Ｂｌｏｃｋ Ｇｒｏｕｐ Ｎｅｔｗｏ
ｒｋ）の構成を示す。
ＢＧＮ（Ｎｏｎ−Ｂｌｏｃｋ Ｇｒｏｕｐ Ｎｅｔｗｏ
ｒｋ）の構成を示す。
【００１６】２×１多重化部５１はＮＢＧＮ制御部５６
に入力される初期化信号（ＩＮＩＴＩＡＴＥ）に同期さ
れて入力ポートのデータを実行加算手段（ＲＡ：Ｒｕｎ
ｎｉｎｇ Ａｄｄｅｒ）５２に伝達し、初期化信号が入
力されない場合には、常に‘０’値をクロックに同期さ
せてＲＡ５２に伝達する。
に入力される初期化信号（ＩＮＩＴＩＡＴＥ）に同期さ
れて入力ポートのデータを実行加算手段（ＲＡ：Ｒｕｎ
ｎｉｎｇ Ａｄｄｅｒ）５２に伝達し、初期化信号が入
力されない場合には、常に‘０’値をクロックに同期さ
せてＲＡ５２に伝達する。
【００１７】２×１多重化部５１から出力されたデータ
がＲＡ５２に伝達されると、ＲＡ５２は入力されたビッ
トを各ポートに連続して加算する。
がＲＡ５２に伝達されると、ＲＡ５２は入力されたビッ
トを各ポートに連続して加算する。
【００１８】図６は８ポート入力である場合のランニン
グアッダー（ＲＡ）の一例を示し、入力されたビットの
合算値がＲＡ５２の出力端に表れる。入力ポートは１ビ
ットであるが、出力ポートのビット数は入力ポートの数
程に増加され（この場合３ビット）、ＲＡ５２のプロセ
ッシングのために一般的にｒ＝ｌｏｇ Ｎ（Ｎは入力ポ
ート数）クロックが要求される。本実施例ではＲＡの出
力が３ビットの幅に拡張されるが、同一の方法により回
路の構造を拡張するとＮ入力ポートのＲＡを構成するこ
とができる。
グアッダー（ＲＡ）の一例を示し、入力されたビットの
合算値がＲＡ５２の出力端に表れる。入力ポートは１ビ
ットであるが、出力ポートのビット数は入力ポートの数
程に増加され（この場合３ビット）、ＲＡ５２のプロセ
ッシングのために一般的にｒ＝ｌｏｇ Ｎ（Ｎは入力ポ
ート数）クロックが要求される。本実施例ではＲＡの出
力が３ビットの幅に拡張されるが、同一の方法により回
路の構造を拡張するとＮ入力ポートのＲＡを構成するこ
とができる。
【００１９】ＲＡ素子は全加算器（ＦＡ：Ｆｕｌｌ Ａ
ｄｄｅｒ）で構成することができるが、クロックに同期
されて回路が動作するために図７の通り構成しなければ
ならない。
ｄｄｅｒ）で構成することができるが、クロックに同期
されて回路が動作するために図７の通り構成しなければ
ならない。
【００２０】図７はクロックに同期されて動作する全加
算器（ＦＡ）の構成を示し、全加算器（ＦＡ）７１のキ
ャリーアウト端子（ＣＯ）にＤ−フリップフロップ（Ｄ
ＦＦ）７２の入力端（Ｄ）を連結し、Ｄ−フリップフロ
ップ７２の出力端Ｑをフィードバックさせて全加算器７
１のキャリー入力端子（ＣＩ）に連結して構成した。従
って、ＲＡの出力は常にクロックに同期され、ＲＡが駆
動される前にＤ−フリップフロップ７２から出力される
データの初期値は常に‘０’にセッティングされる。
算器（ＦＡ）の構成を示し、全加算器（ＦＡ）７１のキ
ャリーアウト端子（ＣＯ）にＤ−フリップフロップ（Ｄ
ＦＦ）７２の入力端（Ｄ）を連結し、Ｄ−フリップフロ
ップ７２の出力端Ｑをフィードバックさせて全加算器７
１のキャリー入力端子（ＣＩ）に連結して構成した。従
って、ＲＡの出力は常にクロックに同期され、ＲＡが駆
動される前にＤ−フリップフロップ７２から出力される
データの初期値は常に‘０’にセッティングされる。
【００２１】一方、ＲＡ５２の出力データはアドレスエ
ンコーダ（ＡＥ：ＡｄｄｒｅｓｓＥｎｃｏｄｅｒ）５３
に入力されてエンコードされる。
ンコーダ（ＡＥ：ＡｄｄｒｅｓｓＥｎｃｏｄｅｒ）５３
に入力されてエンコードされる。
【００２２】図８はアドレスエンコーダ（ＡＥ）の細部
構成を示し、ＮＢＧＮに初めにラッチされたデータの値
が‘０’である場合にはＡＥ５３に入力されるＲＡ５２
の出力データをそのままＡＥ５３の出力端に出力し、上
記データの値が‘１’である場合にはオフセットデータ
値とＲＡ５２の出力値が合算されてＡＥ５３の出力ポー
トに直列的に出力される。
構成を示し、ＮＢＧＮに初めにラッチされたデータの値
が‘０’である場合にはＡＥ５３に入力されるＲＡ５２
の出力データをそのままＡＥ５３の出力端に出力し、上
記データの値が‘１’である場合にはオフセットデータ
値とＲＡ５２の出力値が合算されてＡＥ５３の出力ポー
トに直列的に出力される。
【００２３】ここで、オフセットデータ値はＮ−ｉ−１
（Ｎは最大ポート数、ｉは入力ポート番号）にプリセッ
トする。従って、ＡＥ５３はＮＢＧＮの入力ビットが
‘０’である場合にはＲＡ５２の合算値を出力し、
‘１’である場合にはＮ＋（ＲＡ５２の合算値）−ｉ−
１の値を出力し、この値は逆順にルーティングすること
ができる値になる。
（Ｎは最大ポート数、ｉは入力ポート番号）にプリセッ
トする。従って、ＡＥ５３はＮＢＧＮの入力ビットが
‘０’である場合にはＲＡ５２の合算値を出力し、
‘１’である場合にはＮ＋（ＲＡ５２の合算値）−ｉ−
１の値を出力し、この値は逆順にルーティングすること
ができる値になる。
【００２４】ＡＥ５３においてはオフセットデータ値の
読みとＲＡ５２からのデータの出力とは同期させなけれ
ばならないため、オフセット生成器８１はＮ×１多重化
器で構成され、この多重化器８１の制御信号としては初
期化信号とこれの遅延された信号とが組合わされた信号
を用いる。そして、２×１多重化器８２はＮＢＧＮ入力
ビットに従って０またはオフセット値を選択し、全加算
器およびＤ−フリップフロップ８３はＲＡ５２の出力と
２×１多重部の出力を合算して直列的に出力する。
読みとＲＡ５２からのデータの出力とは同期させなけれ
ばならないため、オフセット生成器８１はＮ×１多重化
器で構成され、この多重化器８１の制御信号としては初
期化信号とこれの遅延された信号とが組合わされた信号
を用いる。そして、２×１多重化器８２はＮＢＧＮ入力
ビットに従って０またはオフセット値を選択し、全加算
器およびＤ−フリップフロップ８３はＲＡ５２の出力と
２×１多重部の出力を合算して直列的に出力する。
【００２５】ＡＥ５３の出力データはフリップネットワ
ーク（ＦＬＩＰ Ｎｅｔｗｏｒｋ）５４に入力される。
ーク（ＦＬＩＰ Ｎｅｔｗｏｒｋ）５４に入力される。
【００２６】図９はフリップネットワークの細部構成を
示し、フリップネットワークは多重の２×２スイッチン
グ素子９１で構成されている。
示し、フリップネットワークは多重の２×２スイッチン
グ素子９１で構成されている。
【００２７】スイッチング素子９１は入力ビットが
‘０’である場合には上側出力端を通じて出力し、入力
ビットが‘１’である場合には下側出力端を通じて出力
する。スイッチング素子に同一値の２入力が入って来る
と衝突が起るが、本発明に係るＮＢＧＮにおいてはフリ
ップネットワーク５４の前段のＲＡ５２とＡＥ５３がこ
れを防止する機能を遂行する。
‘０’である場合には上側出力端を通じて出力し、入力
ビットが‘１’である場合には下側出力端を通じて出力
する。スイッチング素子に同一値の２入力が入って来る
と衝突が起るが、本発明に係るＮＢＧＮにおいてはフリ
ップネットワーク５４の前段のＲＡ５２とＡＥ５３がこ
れを防止する機能を遂行する。
【００２８】２×２スイッチング素子を図９の通り連結
すると、８入力フリップネットワークになる。フリップ
ネットワークにはＬＳＢ（Ｌｅａｓｔ Ｓｉｇｎｉｆｉ
ｃａｎｔ Ｂｉｔ）から入力されなければならないが、
ＲＡおよびＡＥはＬＳＢから出力するため、フリップネ
ットワークはＲＡおよびＡＥに直接連結すれば良い。
すると、８入力フリップネットワークになる。フリップ
ネットワークにはＬＳＢ（Ｌｅａｓｔ Ｓｉｇｎｉｆｉ
ｃａｎｔ Ｂｉｔ）から入力されなければならないが、
ＲＡおよびＡＥはＬＳＢから出力するため、フリップネ
ットワークはＲＡおよびＡＥに直接連結すれば良い。
【００２９】ＮＢＧＮ制御部５６は初期化（Ｉｎｉｔｉ
ａｔｅ）信号を受信してＮＢＧＮで所要されるクロック
数だけＤ−フリップフロップを通じて遅延した後、ＮＢ
ＧＮを駆動するための完了（Ｃｏｍｐｌｅｔｉｏｎ）信
号を生成し、遅延された初期化信号を利用してオフセッ
ト制御信号を発生する。例えば、８ポートである場合に
はＮＢＧＮ制御部５６は、オフセット０、オフセット
１、オフセット２、オフセット０、…順にオフセット制
御信号を出力する。
ａｔｅ）信号を受信してＮＢＧＮで所要されるクロック
数だけＤ−フリップフロップを通じて遅延した後、ＮＢ
ＧＮを駆動するための完了（Ｃｏｍｐｌｅｔｉｏｎ）信
号を生成し、遅延された初期化信号を利用してオフセッ
ト制御信号を発生する。例えば、８ポートである場合に
はＮＢＧＮ制御部５６は、オフセット０、オフセット
１、オフセット２、オフセット０、…順にオフセット制
御信号を出力する。
【００３０】図１０は８入力である場合のＮＢＧＮの動
作タイミングを示し、５クロックが所要された後、ＮＢ
ＧＮの一番目入力ビットの次のビット（Ｄ２）がフリッ
プネットワークを通じて出力されるのが分る。
作タイミングを示し、５クロックが所要された後、ＮＢ
ＧＮの一番目入力ビットの次のビット（Ｄ２）がフリッ
プネットワークを通じて出力されるのが分る。
【００３１】図１１はトラップ部２３の細部構成を示
す。
す。
【００３２】ＮＢＧＮにおいてグルーピングされたチャ
ンネルは隣接ポート群を成し、ＳＮ（Ｓｅｑｕｅｎｃｅ
Ｎｕｍｂｅｒ）生成部１１１は同一グループに属する
チャンネルの該当ポートに０から順次にＳＮを割当て、
ＧＣ／ＳＮ比較およびポート割当部１１２は該当チャン
ネルのＳＮとＧＣフィールドの値を比較して該当チャン
ネルのＳＮの値が出力しようとするグループのポート数
を超過するとセルをブロッキングし、そうでないとルー
ティングされるセルに分類する。例えば、ＧＣフィール
ドの値が３であり、任意のチャンネルのＳＮ値が３以上
であると、それ以後の同一グループ内の全ての出力ポー
ト（ＳＮ値が３以上の出力ポート）はブロッキングさ
れ、かつブロッキングされないセルはＧＣ／ＳＮ比較お
よびポート割当部１１２においてＧＳＰ値にＳＮ値を合
わせた数の出力ポートを通じて出力される。図１１から
見られる通り、通過（Ｐａｓｓ）するセルとブロッキン
グ（Ｆａｉｌ）されるセルはＧＣ／ＳＮ比較およびポー
ト割当部１１２の出力に混合されている。通過（Ｐａｓ
ｓ）／ブロッキング（Ｆａｉｌ）ビットをトラップＮＢ
ＧＮ１１３を利用してグルーピングすると、ブロッキン
グセルと非ブロッキングセルを区分することができる。
ブロッキングされるセルは元のセルフォーマットをその
まま維持し、入力プロセッシング部２１にフィードバッ
クされて次のセルタイムに上記の如き過程を繰り返す。
そして、フィードバックされたセルはマルチチャンネル
スイッチング構造上常に外部入力セルより上位の優先順
位を有する。
ンネルは隣接ポート群を成し、ＳＮ（Ｓｅｑｕｅｎｃｅ
Ｎｕｍｂｅｒ）生成部１１１は同一グループに属する
チャンネルの該当ポートに０から順次にＳＮを割当て、
ＧＣ／ＳＮ比較およびポート割当部１１２は該当チャン
ネルのＳＮとＧＣフィールドの値を比較して該当チャン
ネルのＳＮの値が出力しようとするグループのポート数
を超過するとセルをブロッキングし、そうでないとルー
ティングされるセルに分類する。例えば、ＧＣフィール
ドの値が３であり、任意のチャンネルのＳＮ値が３以上
であると、それ以後の同一グループ内の全ての出力ポー
ト（ＳＮ値が３以上の出力ポート）はブロッキングさ
れ、かつブロッキングされないセルはＧＣ／ＳＮ比較お
よびポート割当部１１２においてＧＳＰ値にＳＮ値を合
わせた数の出力ポートを通じて出力される。図１１から
見られる通り、通過（Ｐａｓｓ）するセルとブロッキン
グ（Ｆａｉｌ）されるセルはＧＣ／ＳＮ比較およびポー
ト割当部１１２の出力に混合されている。通過（Ｐａｓ
ｓ）／ブロッキング（Ｆａｉｌ）ビットをトラップＮＢ
ＧＮ１１３を利用してグルーピングすると、ブロッキン
グセルと非ブロッキングセルを区分することができる。
ブロッキングされるセルは元のセルフォーマットをその
まま維持し、入力プロセッシング部２１にフィードバッ
クされて次のセルタイムに上記の如き過程を繰り返す。
そして、フィードバックされたセルはマルチチャンネル
スイッチング構造上常に外部入力セルより上位の優先順
位を有する。
【００３３】図１２はトラップ部における入力データお
よび出力データセルフォーマットの変換過程を説明する
図面であって、ＰＡ（Ｐｏｒｔ Ａｓｓｉｇｎｅｄ）ビ
ットはＰ（Ｐａｓｓｅｄ）ビットの次のビットがＭＳＢ
にならなければルーティング部２４、すなわち、バンヤ
ン（Ｂａｎｙａｎ）ルーターでセルフルーティングされ
ない。
よび出力データセルフォーマットの変換過程を説明する
図面であって、ＰＡ（Ｐｏｒｔ Ａｓｓｉｇｎｅｄ）ビ
ットはＰ（Ｐａｓｓｅｄ）ビットの次のビットがＭＳＢ
にならなければルーティング部２４、すなわち、バンヤ
ン（Ｂａｎｙａｎ）ルーターでセルフルーティングされ
ない。
【００３４】ルーティングネットワークに入力されたセ
ルはフォーマットでＰ（Ｐａｓｓｅｄ）ビットとＰＡ
（Ｐｏｒｔ Ａｓｓｉｇｎｅｄ）ビットを有し、図１３
のバンヤンネットワークにセルフルーティング方式に従
ってパスがセッティングされ、データセルは上記パスに
従って伝送される。
ルはフォーマットでＰ（Ｐａｓｓｅｄ）ビットとＰＡ
（Ｐｏｒｔ Ａｓｓｉｇｎｅｄ）ビットを有し、図１３
のバンヤンネットワークにセルフルーティング方式に従
ってパスがセッティングされ、データセルは上記パスに
従って伝送される。
【００３５】しかし、高速のセルがマルチチャンネルス
イッチに入力されると、制御セルでスイッチパスをセッ
ティングしてデータセルを出力するのは現在の半導体技
術上問題点が多い。従って、低速度でこれを収容するた
めに、図１４の通り、入力データを直並列変換してＬビ
ットに拡張した後、この前に制御セルデータを付けてス
イッチングすると、高速の入力セルも低速クロックでス
イッチングが可能である。ただし、このような場合にス
イッチチップは、図１４の通り、Ｌ個に増加する。
イッチに入力されると、制御セルでスイッチパスをセッ
ティングしてデータセルを出力するのは現在の半導体技
術上問題点が多い。従って、低速度でこれを収容するた
めに、図１４の通り、入力データを直並列変換してＬビ
ットに拡張した後、この前に制御セルデータを付けてス
イッチングすると、高速の入力セルも低速クロックでス
イッチングが可能である。ただし、このような場合にス
イッチチップは、図１４の通り、Ｌ個に増加する。
【００３６】図１５はスーパーレート（Ｓｕｐｅｒ Ｒ
ａｔｅ）サービスを収容するための方法を説明する図面
であって、入力セルを逆多重化器（Ｄｅｍｕｌｔｉｐｌ
ｅｘｅｒ）を用いて同一チャンネルグループの多数ポー
トに分散した後、分散されたセルをスイッチングし、ス
イッチングされたセルはグループ内セル順序を維持する
ため、これをさらに多重化して出力すると、入力レート
がスイッチのスイッチング速度より早い場合も処理する
ことができる。
ａｔｅ）サービスを収容するための方法を説明する図面
であって、入力セルを逆多重化器（Ｄｅｍｕｌｔｉｐｌ
ｅｘｅｒ）を用いて同一チャンネルグループの多数ポー
トに分散した後、分散されたセルをスイッチングし、ス
イッチングされたセルはグループ内セル順序を維持する
ため、これをさらに多重化して出力すると、入力レート
がスイッチのスイッチング速度より早い場合も処理する
ことができる。
【００３７】
【発明の効果】上記の通り、本発明は一つのポートを一
つのグループに指定することにより、入力ポートの速度
以上のサービスを収容するのみならず、スーパーレート
速度のサービスも収容することができる。
つのグループに指定することにより、入力ポートの速度
以上のサービスを収容するのみならず、スーパーレート
速度のサービスも収容することができる。
【図１】一般的なマルチチャンネルスイッチの機能ブロ
ック図である。
ック図である。
【図２】本発明に係るマルチチャンネルスイッチの構成
ブロック図である。
ブロック図である。
【図３】本発明に用いられる制御データセルのフォーマ
ット構成図である。
ット構成図である。
【図４】図２の入力プロセッシング部の細部構成図であ
る。
る。
【図５】図２のチャンネルグルーピング部の細部構成図
である。
である。
【図６】図５の実行加算手段（ＲＡ）の細部構成図であ
る。
る。
【図７】図６に用いられるクロックに同期されて動作す
る全加算器（ＦＡ）の構成図である。
る全加算器（ＦＡ）の構成図である。
【図８】図５のアドレスエンコーダ（ＡＥ）の細部構成
図である。
図である。
【図９】図５のフリップネットワーク（Ｆｌｉｐ Ｎｅ
ｔｗｏｒｋ）の細部構成図である。
ｔｗｏｒｋ）の細部構成図である。
【図１０】図５の動作タイミング図である。
【図１１】図２のトラップ（ｔｒａｐ）部の細部構成図
である。
である。
【図１２】図１１における入力データおよび出力データ
セルフォーマットの変換過程を説明する説明図である。
セルフォーマットの変換過程を説明する説明図である。
【図１３】図２のルーティング部に用いられるバンヤン
（Ｂａｎｙａｎ）ネットワークの構成図である。
（Ｂａｎｙａｎ）ネットワークの構成図である。
【図１４】本発明の応用例を示す説明図である。
【図１５】本発明のまた別の応用例を示す説明図であ
る。
る。
２１ 入力プロセッシング部 ２２ チャンネルグルーピング部 ２３ トラップ部 ２４ ルーティング部
───────────────────────────────────────────────────── フロントページの続き (72)発明者 キム ギョン ス 大韓民国 デージョン スウォク ガジ ョンドン 161 エレクトロニクス ア ンド テレコミュニケーションズ リサ ーチ インスティテュート内 (72)発明者 バク チャン 大韓民国 デージョン スウォク ガジ ョンドン 161 エレクトロニクス ア ンド テレコミュニケーションズ リサ ーチ インスティテュート内 (56)参考文献 特開 平１−108832（ＪＰ，Ａ) 特開 平２−185140（ＪＰ，Ａ) Ｐｒｏｃ．ｏｆ ＩＣＣ’94，Ｖｏ ｌ．１，ｐｐ．415−419 ＩＥＥＥ ＪＳＡＣ，Ｖｏｌ．９，Ｎ ｏ．８，ｐｐ．1289−1298 (58)調査した分野(Int.Cl.6，ＤＢ名) H04L 12/56
Claims (8)
- 【請求項１】 外部から入力されるセルの読み出し制御
を遂行し、外部から入力されるセルとブロッキングされ
てフィードバックされるセルとの間の同期を調整するが
制御セルデータをラッチする入力ポート数＋１個の直列
連結されたラッチ部、上記ラッチ部から出力された各セ
ルを多重化する多重化部、および上記ラッチ部と上記多
重化部の動作を制御する多重化制御部を含む入力プロセ
ッシング手段、 上記入力プロセッシング手段から出力されるセルをスイ
ッチ制御データに従ってグルーピングするチャンネルグ
ルーピング手段、 上記チャンネルグルーピング手段でグルーピングされた
セルが該当チャンネルの容量以上にスイッチングを要求
するのかを判断し、当該セルがチャンネル容量以上にス
イッチングを要求するときは当該セルを上記入力プロセ
ッシング手段にフィードバックさせるトラップ手段、お
よび 上記トラップ手段から出力されるセルをルーティングす
るルーティング手段を具備することを特徴とするグルー
ピング／トラップ／ルーティング構造を有するＡＴＭマ
ルチチャンネルスイッチ。 - 【請求項２】 請求項１において、上記多重化制御部
は、 １ビットのＣＧＮ（Ｃｈａｎｎｅｌ Ｇｒｏｕｐ Ｎｕ
ｍｂｅｒ）を出力した後、ｒ（Ｎ＝２ｅｘｐｒ、Ｎは外
部入力ポート数＋内部入力ポート数）クロックが経過す
ると、次のＣＧＮビットを出力するよう構成されたこと
を特徴とするグルーピング／トラップ／ルーティング構
造を有するＡＴＭマルチチャンネルスイッチ。 - 【請求項３】 請求項１において、上記チャンネルグル
ーピング手段は、 外部から入力された初期化信号およびクロック信号に従
って各構成要素を制御するための制御信号を発生するＮ
ＢＧＮ（Ｎｏｎ−Ｂｌｏｃｋ Ｇｒｏｕｐ Ｎｅｔｗｏ
ｒｋ）制御手段、 外部のデータを一側端子に入力し、他側端子は接地され
て上記ＮＢＧＮ制御手段の制御信号に従って０値または
外部の入力データを選択的に出力するＮ個の多重化手
段、 上記多重化部の出力データを、各ポート毎に直列モード
により連続して加算する実行加算手段、 上記実行加算手段の出力データをエンコーディングする
アドレスエンコーディング手段、および 上記アドレスエンコーディング手段で生成されたポート
番号を利用して当該アドレスエンコーディング手段の出
力データをセルフルーティングするフリップネットワー
クを含むことを特徴とするグルーピング／トラップ／ル
ーティング構造を有するＡＴＭマルチチャンネルスイッ
チ。 - 【請求項４】 請求項３において、上記実行加算手段
は、 クロックに同期されて動作する多数個の全加算器で構成
されることを特徴とするグルーピング／トラップ／ルー
ティング構造を有するＡＴＭマルチチャンネルスイッ
チ。 - 【請求項５】 請求項３において、上記実行加算手段
は、 二つの入力データを合算する全加算器、および 上記全加算器のキャリーアウト端子に入力端が連結さ
れ、出力端はフィードバックされて上記全加算器のキャ
リー入力端子に連結されるＤ−フリップフロップを含む
ことを特徴とするグルーピング／トラップ／ルーティン
グ構造を有するＡＴＭマルチチャンネルスイッチ。 - 【請求項６】 請求項３において、上記アドレスエンコ
ーディング手段は、 上記ＮＢＧＮ制御手段のオフセット制御信号に従って外
部から入力されたオフセットデータを選択的に出力する
オフセット生成手段、 上記ＮＢＧＮの入力データに従って０値または上記オフ
セット生成手段の出力データを選択的に出力する多重化
手段、および 上記実行加算手段の出力データと上記多重化手段の出力
データを直列的に加算する加算手段を含むことを特徴と
するグルーピング／トラップ／ルーティング構造を有す
るＡＴＭマルチチャンネルスイッチ。 - 【請求項７】 請求項１において、上記トラップ手段
は、 同一のチャンネルグループに属するチャンネルの該当ポ
ートに順次的なＳＮ（Ｓｅｑｕｅｎｃｅ Ｎｕｍｂｅ
ｒ）を割当てるＳＮ生成手段、 上記ＳＮ生成手段で割当てられたＳＮとＧＣ（Ｇｒｏｕ
ｐ Ｃａｐａｃｉｔｙ）フィールドの値を比較して入力
セルをブロッキングセルと通過セルに分類するＧＣ／Ｓ
Ｎ比較およびポート割当手段、および 上記ＧＣ／ＳＮ比較およびポート割当手段から出力され
たブロッキングセルを上記入力プロセッシング手段にフ
ィードバックさせ、通過セルを上記ルーティング手段に
出力するトラップＮＢＧＮ手段を含むことを特徴とする
グルーピング／トラップ／ルーティング構造を有するＡ
ＴＭマルチチャンネルスイッチ。 - 【請求項８】 請求項１において、上記ルーティング手
段は、 バンヤンネットワークで構成されることを特徴とするグ
ルーピング／トラップ／ルーティング構造を有するＡＴ
Ｍマルチチャンネルスイッチ。
Applications Claiming Priority (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1994-34513 | 1994-12-15 | ||
| KR1019940034513A KR0126853B1 (ko) | 1994-12-15 | 1994-12-15 | 에이티엠(atm) 멀티채널 스위칭용 채널 그룹핑 장치 |
| KR1019940035747A KR0129607B1 (ko) | 1994-12-21 | 1994-12-21 | 그룹핑/트랩/라우팅 구조를 갖는 에이티엠(atm) 멀티채널 스위치 |
| KR1994-35747 | 1994-12-21 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08172441A JPH08172441A (ja) | 1996-07-02 |
| JP2854817B2 true JP2854817B2 (ja) | 1999-02-10 |
Family
ID=26630772
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12864395A Expired - Fee Related JP2854817B2 (ja) | 1994-12-15 | 1995-05-26 | グルーピング／トラップ／ルーティング構造を有するａｔｍマルチチャンネルスイッチ |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5838679A (ja) |
| JP (1) | JP2854817B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5987028A (en) * | 1997-05-12 | 1999-11-16 | Industrial Technology Research Insitute | Multiple channel ATM switch |
| JP3077647B2 (ja) * | 1997-11-04 | 2000-08-14 | 日本電気株式会社 | コンセントレータ型ａｔｍスイッチシステム |
| EP1032242A3 (en) * | 1999-02-26 | 2003-09-10 | Hitachi, Ltd. | Switching method, switching equipment and switching network |
| US6706159B2 (en) * | 2000-03-02 | 2004-03-16 | Diabetes Diagnostics | Combined lancet and electrochemical analyte-testing apparatus |
| US7106738B2 (en) * | 2001-04-06 | 2006-09-12 | Erlang Technologies, Inc. | Method and apparatus for high speed packet switching using train packet queuing and providing high scalability |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0309670B1 (de) * | 1987-09-29 | 1994-04-13 | Siemens Aktiengesellschaft | Konzentrator für schnelle Datenvermittlungsnetze |
| US4893304A (en) * | 1988-09-02 | 1990-01-09 | Bell Communications Research, Inc. | Broadband packet switch with combined queuing |
-
1995
- 1995-05-26 JP JP12864395A patent/JP2854817B2/ja not_active Expired - Fee Related
- 1995-07-06 US US08/499,071 patent/US5838679A/en not_active Expired - Lifetime
Non-Patent Citations (2)
| Title |
|---|
| ＩＥＥＥ ＪＳＡＣ，Ｖｏｌ．９，Ｎｏ．８，ｐｐ．１２８９−１２９８ |
| Ｐｒｏｃ．ｏｆ ＩＣＣ’９４，Ｖｏｌ．１，ｐｐ．４１５−４１９ |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH08172441A (ja) | 1996-07-02 |
| US5838679A (en) | 1998-11-17 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19981023 |
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