FR2675651A1 - Circuit de retard pour des cellules de mode de transfert asynchrone dans un reseau numerique a integration de services. - Google Patents
Circuit de retard pour des cellules de mode de transfert asynchrone dans un reseau numerique a integration de services. Download PDFInfo
- Publication number
- FR2675651A1 FR2675651A1 FR9204443A FR9204443A FR2675651A1 FR 2675651 A1 FR2675651 A1 FR 2675651A1 FR 9204443 A FR9204443 A FR 9204443A FR 9204443 A FR9204443 A FR 9204443A FR 2675651 A1 FR2675651 A1 FR 2675651A1
- Authority
- FR
- France
- Prior art keywords
- cells
- circuit
- cell
- delay
- output signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04Q—SELECTING
- H04Q11/00—Selecting arrangements for multiplex systems
- H04Q11/04—Selecting arrangements for multiplex systems for time-division multiplexing
- H04Q11/0428—Integrated services digital network, i.e. systems for transmission of different types of digitised signals, e.g. speech, data, telecentral, television signals
- H04Q11/0478—Provisions for broadband connections
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L12/00—Data switching networks
- H04L12/54—Store-and-forward switching systems
- H04L12/56—Packet switching systems
- H04L12/5601—Transfer mode dependent, e.g. ATM
- H04L2012/5638—Services, e.g. multimedia, GOS, QOS
- H04L2012/5646—Cell characteristics, e.g. loss, delay, jitter, sequence integrity
- H04L2012/5649—Cell delay or jitter
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L12/00—Data switching networks
- H04L12/54—Store-and-forward switching systems
- H04L12/56—Packet switching systems
- H04L12/5601—Transfer mode dependent, e.g. ATM
- H04L2012/5638—Services, e.g. multimedia, GOS, QOS
- H04L2012/5646—Cell characteristics, e.g. loss, delay, jitter, sequence integrity
- H04L2012/5652—Cell construction, e.g. including header, packetisation, depacketisation, assembly, reassembly
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L12/00—Data switching networks
- H04L12/54—Store-and-forward switching systems
- H04L12/56—Packet switching systems
- H04L12/5601—Transfer mode dependent, e.g. ATM
- H04L2012/5672—Multiplexing, e.g. coding, scrambling
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04Q—SELECTING
- H04Q2213/00—Indexing scheme relating to selecting arrangements in general and for multiplex systems
- H04Q2213/1316—Service observation, testing
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04Q—SELECTING
- H04Q2213/00—Indexing scheme relating to selecting arrangements in general and for multiplex systems
- H04Q2213/13209—ISDN
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04Q—SELECTING
- H04Q2213/00—Indexing scheme relating to selecting arrangements in general and for multiplex systems
- H04Q2213/13216—Code signals, frame structure
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04Q—SELECTING
- H04Q2213/00—Indexing scheme relating to selecting arrangements in general and for multiplex systems
- H04Q2213/1329—Asynchronous transfer mode, ATM
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04Q—SELECTING
- H04Q2213/00—Indexing scheme relating to selecting arrangements in general and for multiplex systems
- H04Q2213/13292—Time division multiplexing, TDM
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04Q—SELECTING
- H04Q2213/00—Indexing scheme relating to selecting arrangements in general and for multiplex systems
- H04Q2213/13305—Transistors, semiconductors in general
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04Q—SELECTING
- H04Q2213/00—Indexing scheme relating to selecting arrangements in general and for multiplex systems
- H04Q2213/1331—Delay elements, shift registers
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04Q—SELECTING
- H04Q2213/00—Indexing scheme relating to selecting arrangements in general and for multiplex systems
- H04Q2213/1332—Logic circuits
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04Q—SELECTING
- H04Q2213/00—Indexing scheme relating to selecting arrangements in general and for multiplex systems
- H04Q2213/13361—Synchronous systems
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04Q—SELECTING
- H04Q2213/00—Indexing scheme relating to selecting arrangements in general and for multiplex systems
- H04Q2213/13362—Asynchronous systems
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Data Exchanges In Wide-Area Networks (AREA)
- Use Of Switch Circuits For Exchanges And Methods Of Control Of Multiplex Exchanges (AREA)
Abstract
Un circuit destiné à appliquer des retards à des cellules de Mode de Transmission Asynchrone dans un Réseau Numérique à Intégration de Services comprend un circuit de génération de cellules fictives (1) qui génère des cellules fictives avec un intervalle de temps pouvant être commandé; un premier filtre de cellules (2) qui extrait d'un signal d'entrée les cellules à retarder; un circuit de multiplexage de cellules (3) qui combine les signaux de sortie du circuit de génération de cellules fictives et du premier filtre de cellules; un circuit d'ajout de retard (4); et un second filtre de cellules (5) qui élimine les cellules fictives dans le signal de sortie du circuit d'ajout de retard.
Description
CIRCUIT DE RETARD POUR DES CELLULES
DE MODE DE TRANSFERT ASYNCHRONE DANS
UN RESEAU NUMERIQUE A INTEGRATION DE SERVICES
La présente invention concerne de façon générale un dispositif de test qui est destiné à évaluer l'influence sur un terminal de variations du temps de propagation de cellules d'information qui sont transmises par un système RNIS (Réseau Numérique à Intégration de Services) rapide et à large bande, et elle porte plus particulièrement sur un circuit de retard pour des cellules de mode de transfert asynchrone, qui est destiné à communiquer des retards variables aux cellules de mode de transfert
asynchrone La technique de transmission appelée Mode de Transfert Asyn-
chrone (ou MTA) est considérée comme un moyen prometteur pour réaliser un réseau de transmission du système RNIS rapide et à large bande Avec la transmission MTA, diverses informations ou données sont divisées en
blocs que l'on appelle des cellules, et chacun de ces blocs a une lon-
gueur fixe et il comporte un en-tête associé On améliore le rendement
de transmission par multiplexage statistique de ces cellules Il en résul-
te que le retard de propagation des cellules dans le réseau a tendance à
varier en fonction du volume de trafic Il est donc nécessaire d'incorpo-
rer dans le terminal du système RNIS rapide et à large bande des moyens
qui sont destinés à corriger la variation du retard de propagation.
Les figures 2 A et 2 B des dessins annexés montrent schématiquement
des structures du circuit de retard de cellules MTA connu antérieurement.
Dans le cas de la configuration de circuit qui est représentée sur la fi-
gure 2 A, un circuit d'ajout de retard 4 applique un retard désiré à un
signal d'entrée Le circuit d'ajout de retard 4 est constitué par un re-
gistre à décalage à plusieurs étages De façon générale, dans le réseau MTA, la cadence de transmission est sélectionnée à une valeur élevée (par
exemple 155,52 Mbit/s ou plus), dans le but de renforcer l'effet de mul-
tiplexage statistique Un registre à décalage de grande capacité est donc nécessaire pour augmenter le retard qui doit être ajouté ou appliqué au
signal d'entrée En outre, avec la configuration de circuit qui est re-
présentée sur la figure 2 A, il est difficile d'accepter un changement ou
une variation du retard de propagation, qui est une caractéristique spé-
cifique du réseau MTA.
La figure 2 B montre un autre exemple du circuit de retard de cel-
lules MTA connu antérieurement Ce circuit diffère de celui qui est re-
présenté sur la figure 2 A par le fait qu'un filtre de cellules 2 est ajouté dans le but d'extraire seulement les cellules auxquelles le retard doit être appliqué Avec la configuration qui est représentée sur la figure 2 B,
on peut augmenter considérablement le retard à ajouter, tout en permet-
tant des variations du retard de propagation Cependant, du fait que le
retard de propagation est étroitement lié à l'intervalle de temps d'ar-
rivée des cellules, on rencontre des difficultés pour commander la lar-
geur de distribution ou de dispersion des durées de retard.
On décrira ensuite le fonctionnement des circuits de retard de cellule MTA qui sont représentés sur les figures 2 A et 2 B, en se référant
aux figures 3 A et 3 B dans lesquelles la figure 3 est un diagramme séquen-
tiel destiné à illustrer une distribution d'instants d'arrivée des cel-
lules qui sont extraites du signal d'entrée à retarder, et la figure 3 B est un diagramme séquentiel qui est destiné à illustrer le fonctionnement du circuit d'ajout de retard 4, constitué par le registre à décalage ayant un nombre d'étages qui correspond par exemple à cinq cellules Un signal d'entrée " 1 " représenté sur la figure 3 A peut apparaître à la sortie du registre à décalage seulement après que cinq cellules ont été introduites dans le circuit d'ajout de retard 4 à la suite du signal d'entrée " 1 " Par conséquent, les durées de retard qui sont ajoutées aux cellules varient en fonction de la dispersion des instants d'arrivée des cellules Dans le cas de l'exemple mentionné ci-dessus, les cellules d'entrée sont retardées en
moyenne de 5 x Pa, en désignant par Pa une valeur moyenne de l'interval-
le de temps d'arrivée des cellules du signal d'entrée Lorsque la com-
munication contient une période de repos, la période de repos h dans le signal de sortie sera couverte au moins partiellement par le retard qui
est ajouté.
Dans une communication bidirectionnelle dans laquelle une réponse est retournée à la suite d'un message d'interrogation, la communication est effectuée de la façon qui est représentée sur les figures 3 A et 3 C lorsqu'on utilise le circuit d'ajout de retard qui est représenté sur la figure 2 B Si on suppose que les cellules qui sont représentées en f sur la figure 3 B représentent de l'information au début de la communication,
la communication bidirectionnelle est effectuée de façon que l'informa-
tion suivante e représentée sur la figure 3 A ne soit émise qu'après que
le signal de réponse i représenté sur la figure 3 C a été renvoyé en ré-
ponse à l'information d qui est représentée sur la figure 3 A Par consé-
quent, lorsqu'un retard est ajouté à la communication, l'information des
cellules " 6 " à " 10 " qui sont contenues dans le signal d'entrée d repré-
senté sur les figures 4 A-4 F, ne peut pas être émise avant que le signal
d'entrée i ne soit renvoyé, lorsque le circuit d'ajout de retard 4 fonc-
tionne de la manière qui est représentée sur la figure 3 A Cependant, du fait que l'information des cellules " 6 " à " 10 " n'est pas émise, le signal de réponse i n'est pas renvoyé, ce qui fait que le signal d'entrée e n'est
pas émis, et la communication se termine à ce point, ce qui fait apparal-
tre un problème important.
La configuration de circuit qui est représentée sur la figure 2 A
exige un volume de matériel considérable pour appliquer un retard de va-
leur élevée En outre, le retard doit être maintenu à une valeur cons-
tante Avec la configuration de circuit qui est représentée sur la figure 2 B, on peut réduire le volume de matériel qui est nécessaire et le retard à ajouter est variable Cependant, du fait de la forte corrélation que l'on observe entre le retard admissible et l'intervalle de temps d'arrivée des cellules, le retard à ajouter restera à une valeur constante lorsque l'intervalle de temps d'arrivée entre les cellules d'entrée est constant, ce qui signifie que la configuration de circuit qui est représentée sur la figure 2 B ne convient pas pour l'application de retard de cellule MTA
dans la communication bidirectionnelle.
L'invention a donc pour but de procurer un circuit destiné à ap-
pliquer des retards à des cellules MTA, en commandant le temps néces-
saire au passage de cellules d'entrée à travers un registre à décalage,
par l'ajout de cellules fictives aux cellules qui sont appliquées à l'en-
trée d'un circuit d'ajout de retard.
Compte tenu du but ci-dessus ainsi que d'autres qui ressortiront de
la suite de la description, un aspect de l'invention procure un circuit de
retard de cellule MTA, qui comprend un circuit de génération de cellules fictives destiné à générer des cellules fictives à un intervalle de temps pouvant être commandé, un premier filtre de cellules qui est destiné à extraire d'un signal d'entrée seulement les cellules auxquelles des retards
doivent être appliqués, un circuit de multiplexage de cellules qui est des-
tiné à combiner un signal de sortie du circuit de génération de cellules fictives et un signal de sortie du filtre de cellules, un circuit d'ajout de retard qui est destiné à retarder un signal de sortie du circuit de multiplexage de cellules, et un second filtre de cellules qui est destiné à éliminer les cellules fictives dans le signal de sortie du circuit d'ajout de retard Dans le cas o le circuit de génération de cellules fictives est conçu de façon à générer des cellules inactives, on peut omettre le
second filtre de cellules.
D'autres caractéristiques et avantages de l'invention seront mieux
compris à la lecture de la description qui va suivre d'un mode de réali-
sation, donné à titre d'exemple non limitatif La suite de la descrip-
tion se réfère aux dessins annexés dans lesquels: la figure 1 est un schéma de circuit montrant une configuration d'un circuit de retard de cellule MTA conforme à un mode de réalisation de l'invention;
les figures 2 A et 2 B sont des schémas de circuit montrant respec-
tivement des circuits de retard de cellule MTA caractéristiques, connus antérieurement;
les figures 3 A à 3 C sont des diagrammes séquentiels qui sont des-
tinés à illustrer le fonctionnement des circuits de retard de cellule ATM qui sont représentés sur les figures 2 A et 2 B; et
les figures 4 A à 4 F sont des diagrammes séquentiels qui sont des-
tinés à illustrer le fonctionnement du circuit de retard de cellule MTA
qui est représenté sur la figure 1.
Sur la figure 1, qui montre une configuration du circuit de retard
de cellule MTA conforme à un mode de réalisation de l'invention, la ré-
férence 1 désigne un circuit de génération de cellules fictives, la réfé-
rence 2 désigne un premier filtre de cellules, la référence 3 désigne un circuit de multiplexage de cellules, la référence 4 désigne un circuit
d'ajout de retard et la référence 5 désigne un second filtre de cellules.
On peut aisément comprendre l'interconnexion de ces circuits constitutifs
en examinant la figure 1, sans avoir besoin d'une description supplémentai-
re Le circuit de génération de cellules fictives 1 est conçu de façon à générer des cellules fictives avec un intervalle de temps que l'on peut commander Le premier filtre de cellules 2 a pour fonction d'extraire d'un signal d'entrée seulement les cellules qui doivent être retardées Le circuit de multiplexage de cellules 3 multiplexe les cellules fictives et les cellules extraites Le circuit d'ajout de retard 4 retarde les cellules multiplexées Le second filtre de cellules 5 élimine les cellules fictives
dans le signal de sortie du circuit d'ajout de retard 4.
On décrira le fonctionnement du circuit de retard de cellule MTA
qui est représenté sur la figure 1, en se référant aux diagrammes séquen-
tiels qui sont représentés sur les figures 4 A à 4 F Comme décrit cidessus, le premier filtre de cellules 2 extrait du signal d'entrée seulement les cellules qui doivent être retardées La figure 4 A montre un exemple d'une séquence de cellules qui est extraite, tandis que la figure 4 B montre à titre d'exemple une séquence de cellules fictives que génère le circuit de génération de cellules fictives 1 Ces cellules fictives peuvent être
générées avec un intervalle de temps arbitraire Le circuit de multi-
plexage de cellules 3 combine les cellules émises par le premier filtre de cellules 2 avec les cellules fictives qui sont émises par le circuit de génération de cellules fictives 1, et la séquence de cellules qui apparaît en sortie du circuit de multiplexage de cellules est représentée sur la figure 4 C.
Le circuit d'ajout de retard 4 applique un retard au signal de sor-
tie du circuit de multiplexage de cellules Dans ce but, on peut aisément
réaliser le circuit d'ajout de retard 4 en employant un registre à décalage.
Dans ce cas, il est souhaitable de fixer une valeur de retard A titre d'exemple, lorsque la valeur de retard correspondant à qoytre cellules est fixée dans le circuit d'ajout de retard 4, le signal de cellule d'entrée
" 1 " qui est représenté sur la figure 4 C est émis lorsque le signal de cel-
lules "c" est appliqué en entrée après que trois cellules " 2 ", " 3 " et "b" ont été appliquées en entrée à la suite de la cellule " 1 " La figure 4 D
montre le signal de sortie du circuit d'ajout de retard 4, dans l'hypo-
thèse dans laquelle le retard d'une valeur correspondant à qu Ctrecellules
est appliqué ou ajouté Le second filtre de cellules 5 élimine les cel-
lules fictives à la sortie du circuit d'ajout de retard 4, pour donner le
signal de cellule de sortie.
La présente invention permet d'obtenir les effets avantageux indi-
qués ci-dessous.
(a) Du fait que seules les cellules nécessaires sont retardées par l'utilisation du premier filtre de cellules, on peut utiliser efficacement les ressources en matériel du circuit de retard de cellule, et on peut
appliquer à la cellule un retard de valeur élevée.
(b) Les cellules qui sont appliquées en entrée avec un intervalle de temps constant peuvent subir des retards de différentes valeurs A titre d'exemple, on suppose que les cellules que l'on voit sur la figure
4 B représentent celles qui ont été extraites du signal pour être retardées.
Dans le cas du circuit de l'art antérieur qui est représenté sur la figu-
re 2 B, les cellules qui ont subi le retard sont émises avec le même in-
tervalle de temps que les cellules du signal d'entrée Au contraire, dans le cas du circuit de retard de cellule MTA conforme à l'invention, les
cellules qui sont appliquées en entrée avec un intervalle de temps cons-
tant, comme représenté sur la figure 4 B, peuvent être émises sous la forme de cellules ayant subi des retards de différentes valeurs, comme représenté sur la figure 4 F, par l'utilisation des cellules représentées sur la figure 4 A à titre de cellules fictives Lorsque l'intervalle de temps des cellules fictives est sélectionné de façon à être égal à une valeur constante supérieure à la période du signal de cellule d'entrée, on peut faire varier la valeur maximale du retard dans une limite inférieure à l'intervalle de temps des cellules d'entrée Lorsque l'intervalle de temps des cellules fictives est sélectionné de façon à être égal à une valeur constante inférieure à la période du signal de cellule d'entrée, on peut
changer la plage de variation du retard maximal dans la limite correspon-
dant à l'intervalle de temps des cellules fictives Dans le cas o on uti-
lise les cellules de salve à titre de cellules fictives, on peut faire varier la valeur maximale du retard dans une plage correspondant à un multiple entier de la période du signal de cellule d'entrée De cette manière, on
peut changer la valeur du retard qui est appliqué à la cellule en com-
mandant de façon correspondante l'intervalle de temps avec lequel les
cellules fictives sont générées.
(c) Dans le cas d'une communication bidirectionnelle, même la der- nière cellule d'une communication est transférée au moyen de la cellule
fictive indépendamment du signal de réponse, grâce à quoi l'ajout de re-
tard peut être effectué sans entraîner une terminaison de la communication.
Il va de soi que de nombreuses modifications peuvent être apportées au dispositif et au procédé décrits et représentés, sans sortir du cadre
de l'invention.
Claims (2)
1 Circuit de retard de cellule de Mode de Transmission Asyn-
chrone, caractérisé en ce qu'il comprend: un circuit de génération de
cellules fictives ( 1) destiné à générer des cellules fictives avec un in-
tervalle de temps pouvant être commandé; un premier filtre de cellules ( 2) destiné à extraire d'un signal d'entrée seulement les cellules qui
doivent être retardées; un circuit de multiplexage de cellules ( 3) desti-
né à combiner un signal de sortie du circuit de génération de cellules fictives ( 1) et un signal de sortie du premier filtre de cellules ( 2); un circuit d'ajout de retard ( 4) destiné à retarder le signal de sortie du circuit de multiplexage de cellules ( 3); et un second filtre de cellules
( 5) destiné à éliminer les cellules fictives présentes dans le signal de sor-
tie du circuit d'ajout de retard ( 4).
2 Circuit de retard de cellule de Mode de Transmission Asyn-
chrone, caractérisé en ce qu'il comprend: un circuit de génération de cellules inactives, destiné à générer des cellules inactives; un filtre de cellules ( 2) destiné à extraire d'un signal d'entrée seulement les cellules qui doivent être retardées; un circuit de multiplexage de cellules ( 3) destiné à combiner le signal de sortie du circuit de génération de cellules
inactives et celui du filtre de cellules ( 2); et un circuit d'ajout de re-
tard ( 4) destiné à retarder le signal de sortie du circuit de multiplexage ( 3).
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3108750A JPH04314236A (ja) | 1991-04-12 | 1991-04-12 | Atmセルの遅延時間付加回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
FR2675651A1 true FR2675651A1 (fr) | 1992-10-23 |
FR2675651B1 FR2675651B1 (fr) | 1993-11-26 |
Family
ID=14492558
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
FR9204443A Expired - Fee Related FR2675651B1 (fr) | 1991-04-12 | 1992-04-10 | Circuit de retard pour des cellules de mode de transfert asynchrone dans un reseau numerique a integration de services. |
Country Status (3)
Country | Link |
---|---|
JP (1) | JPH04314236A (fr) |
DE (1) | DE4212394A1 (fr) |
FR (1) | FR2675651B1 (fr) |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5361097A (en) * | 1993-04-02 | 1994-11-01 | Rca Thomson Licensing Corporation | Priority processing of encoded video signal including insertion of datastream null words during priority analysis intervals |
DE19728690C2 (de) * | 1997-07-04 | 1999-09-02 | Siemens Ag | Verfahren und Baustein zur Verarbeitung von ATM-Zellen in bidirektionalen Datenströmen |
JP2018098548A (ja) * | 2016-12-08 | 2018-06-21 | Kddi株式会社 | Ponシステム、olt、onuおよび通信方法 |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS58134557A (ja) * | 1982-02-04 | 1983-08-10 | Oki Electric Ind Co Ltd | 音声パケツト伝送遅延制御方式 |
EP0215526A2 (fr) * | 1985-09-19 | 1987-03-25 | BELL TELEPHONE MANUFACTURING COMPANY Naamloze Vennootschap | Système de communication de données |
-
1991
- 1991-04-12 JP JP3108750A patent/JPH04314236A/ja active Pending
-
1992
- 1992-04-10 FR FR9204443A patent/FR2675651B1/fr not_active Expired - Fee Related
- 1992-04-13 DE DE4212394A patent/DE4212394A1/de not_active Withdrawn
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS58134557A (ja) * | 1982-02-04 | 1983-08-10 | Oki Electric Ind Co Ltd | 音声パケツト伝送遅延制御方式 |
EP0215526A2 (fr) * | 1985-09-19 | 1987-03-25 | BELL TELEPHONE MANUFACTURING COMPANY Naamloze Vennootschap | Système de communication de données |
Non-Patent Citations (2)
Title |
---|
IEEE INT. CONFERENCE ON COMMUNICATIONS 88 vol. 2, Juin 1988, PHILADELPHIA, US pages 911 - 915 K. HAJIKANO ET AL * |
PATENT ABSTRACTS OF JAPAN vol. 7, no. 247 (E-208)(1392) 2 Novembre 1983 & JP-A-58 134 557 ( OKI ) 10 Août 1983 * |
Also Published As
Publication number | Publication date |
---|---|
FR2675651B1 (fr) | 1993-11-26 |
JPH04314236A (ja) | 1992-11-05 |
DE4212394A1 (de) | 1992-10-15 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
EP0711093B1 (fr) | Système de commutateur pour paquets optiques | |
EP0421325B1 (fr) | Système de communication optique temporel asynchrone | |
FR2572606A3 (fr) | Systeme de transmission par paquets de la parole et de donnees | |
CA2362923C (fr) | Systeme et procede de mesure des durees de transfert et des taux de pertes dans des reseaux de telecommunication haut-debit | |
CA1118923A (fr) | Poste telephonique a haute-parleur | |
EP0576359B1 (fr) | Procédé et dispositif égaliseur à retour de décisions pour la transmission par blocs de symboles d'information | |
FR2899049A1 (fr) | Source de synchronisation | |
CA2188311A1 (fr) | Procede de filtrage numerique large bande et filtre mettant en oeuvre le procede | |
EP0497670B1 (fr) | Concentrateur photonique | |
EP0162174A1 (fr) | Dispositif tampon utilisé dans un réseau de transmission de la voix | |
EP3232626A1 (fr) | Émetteur pour système fbmc à codage spatio-temporel de type alamouti par blocs | |
FR2675651A1 (fr) | Circuit de retard pour des cellules de mode de transfert asynchrone dans un reseau numerique a integration de services. | |
EP0820157B1 (fr) | Procédé de démodulation différentielle numérique | |
EP1113634A1 (fr) | Méthode d'estimation d'un canal de transmission | |
FR2701794A1 (fr) | Centre satellite à technologie mixte photonique-électronique pour raccorder des lignes d'abonné optiques à un réseau de télécommunication à mode de transfert asynchrone. | |
EP0849889B1 (fr) | Procédé de réception des signaux sur trajets multiples | |
EP1161035B1 (fr) | Procédé de transferts mutuels de paramètres de commande à travers un réseau de communication | |
EP0702467B1 (fr) | Système de transmission numérique synchronisable sur des séquences d'initialisation | |
EP0400734B1 (fr) | Dispositif de retard d'un signal numérique programmable et application à un dispositif de code correcteur d'erreurs | |
WO2012022884A1 (fr) | Procede de commutation d'un flot de donnees optiques, produit programme d'ordinateur, moyen de stockage et noeud correspondants | |
EP0982891B1 (fr) | Dispositif d'insertion/extraction de signaux optiques multiplexés en longueur d'onde | |
EP1084535B1 (fr) | Recepteur pour systeme amrc | |
EP0632669A1 (fr) | Système de communication comportant un réseau et un dispositif de démultiplexage du type ATM | |
FR2644654A1 (fr) | Procede de determination des coefficients d'un egaliseur non recursif | |
EP0689319A1 (fr) | Dispositif d'acheminement de cellules de données ATM |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
ST | Notification of lapse |