JPH04312149A - 制御バス障害処理システム - Google Patents
制御バス障害処理システムInfo
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- JPH04312149A JPH04312149A JP3079032A JP7903291A JPH04312149A JP H04312149 A JPH04312149 A JP H04312149A JP 3079032 A JP3079032 A JP 3079032A JP 7903291 A JP7903291 A JP 7903291A JP H04312149 A JPH04312149 A JP H04312149A
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- 238000012360 testing method Methods 0.000 claims abstract description 62
- 238000012544 monitoring process Methods 0.000 claims description 42
- 230000004044 response Effects 0.000 claims description 10
- 238000001514 detection method Methods 0.000 claims description 4
- 238000010586 diagram Methods 0.000 description 5
- 230000005856 abnormality Effects 0.000 description 3
- 230000002159 abnormal effect Effects 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明はデータ処理システムに係
わり、特に中央処理装置と記憶装置と複数の入出力装置
間で共有される制御バスの障害監視と処理を行う制御バ
ス障害処理システムに関する。
わり、特に中央処理装置と記憶装置と複数の入出力装置
間で共有される制御バスの障害監視と処理を行う制御バ
ス障害処理システムに関する。
【０００２】
【従来の技術】一般に、各種データ処理を行うシステム
等では、中央処理装置はデータバスやアドレスバスによ
りメモリや入出力装置等に接続され、これらを制御バス
を介して制御するようになっている。この制御バスの状
態は監視回路により監視され、障害発生時に各装置に通
知がなされるようになっている。
等では、中央処理装置はデータバスやアドレスバスによ
りメモリや入出力装置等に接続され、これらを制御バス
を介して制御するようになっている。この制御バスの状
態は監視回路により監視され、障害発生時に各装置に通
知がなされるようになっている。
【０００３】図４は従来の制御バス障害処理システムを
表わしたものである。このシステムには、システム全体
の制御を行う中央処理装置（以下ＣＰＵと呼ぶ。）１１
、この制御に必要なプログラムや各種データを記憶する
メモリ１２、及び各種の入出力処理動作を行う複数の入
出力装置１３−１〜１３−ｎが設けられ、データバス１
４、アドレスバス１５、及び制御バス１６により相互に
接続されている。このうち制御バス１６には、その状態
を監視するための監視回路１７、及び各装置からのバス
使用要求の調停整理を行うバス競合整理回路１８が接続
されている。この監視回路１７は、障害発生を通知する
ためのバス障害通知信号線１９によりＣＰＵ１１、メモ
リ１２、入出力装置１３−１〜１３−ｎに接続されてい
る。
表わしたものである。このシステムには、システム全体
の制御を行う中央処理装置（以下ＣＰＵと呼ぶ。）１１
、この制御に必要なプログラムや各種データを記憶する
メモリ１２、及び各種の入出力処理動作を行う複数の入
出力装置１３−１〜１３−ｎが設けられ、データバス１
４、アドレスバス１５、及び制御バス１６により相互に
接続されている。このうち制御バス１６には、その状態
を監視するための監視回路１７、及び各装置からのバス
使用要求の調停整理を行うバス競合整理回路１８が接続
されている。この監視回路１７は、障害発生を通知する
ためのバス障害通知信号線１９によりＣＰＵ１１、メモ
リ１２、入出力装置１３−１〜１３−ｎに接続されてい
る。
【０００４】図５と共に、以上のような構成の制御バス
障害処理システムの動作を説明する。この図では、説明
に必要な部分のみを示す。
障害処理システムの動作を説明する。この図では、説明
に必要な部分のみを示す。
【０００５】今、第２の入出力装置１３−２に障害が発
生した場合を想定する。この場合、例えばＣＰＵ１１が
第ｎの入出力装置１３−ｎにアクセスしようとすると、
このアクセス２１は第２の入出力装置１３−２から制御
バス１６に流入するノイズの影響で中断されるため、第
ｎの入出力装置１３−ｎからＣＰＵ１１への応答２３も
出力されない。制御バス１６の状態を監視する監視回路
１７は一定の時間内に通信が終了しなかったことを検出
し、バス障害通知信号線１９によりバスエラー情報２４
を送信元のＣＰＵ１１に送出する。これを受けたＣＰＵ
１１は、通信の異常を認識し通信を中止する。
生した場合を想定する。この場合、例えばＣＰＵ１１が
第ｎの入出力装置１３−ｎにアクセスしようとすると、
このアクセス２１は第２の入出力装置１３−２から制御
バス１６に流入するノイズの影響で中断されるため、第
ｎの入出力装置１３−ｎからＣＰＵ１１への応答２３も
出力されない。制御バス１６の状態を監視する監視回路
１７は一定の時間内に通信が終了しなかったことを検出
し、バス障害通知信号線１９によりバスエラー情報２４
を送信元のＣＰＵ１１に送出する。これを受けたＣＰＵ
１１は、通信の異常を認識し通信を中止する。
【０００６】
【発明が解決しようとする課題】このように、従来の制
御バス障害処理システムでは、制御バスの監視は行って
いたものの、障害発生時にはその旨を通知することしか
行っていなかかった。このため、接続されたいずれか１
つの入出力装置のみの障害により各装置共有の制御バス
が使用できなくなるという欠点があった。
御バス障害処理システムでは、制御バスの監視は行って
いたものの、障害発生時にはその旨を通知することしか
行っていなかかった。このため、接続されたいずれか１
つの入出力装置のみの障害により各装置共有の制御バス
が使用できなくなるという欠点があった。
【０００７】そこで、本発明の目的は、制御バスに接続
されたいずれか１つの装置に障害が発生しても、この影
響で制御バスが使用不可となる事態を回避し得る制御バ
ス障害処理システムを提供することにある。
されたいずれか１つの装置に障害が発生しても、この影
響で制御バスが使用不可となる事態を回避し得る制御バ
ス障害処理システムを提供することにある。
【０００８】
【課題を解決するための手段】請求項１記載の発明では
、（ｉ） 中央処理装置と記憶装置と複数の入出力装置
で共有され、各種の制御情報を伝送する制御バスと、（
ｉｉ）この制御バスの状態を監視する制御バス監視手段
と、（ｉｉｉ） この制御バス監視手段からの障害発生
通知に応答し、中央処理装置、記憶装置、及び複数の入
出力装置のいずれに障害が発生しているかを検出する障
害発生装置検出手段と、（ｉｖ）この障害発生装置検出
手段が障害を検出した装置を、制御バスから切り離す切
断手段とを制御バス障害処理システムに具備させる。
、（ｉ） 中央処理装置と記憶装置と複数の入出力装置
で共有され、各種の制御情報を伝送する制御バスと、（
ｉｉ）この制御バスの状態を監視する制御バス監視手段
と、（ｉｉｉ） この制御バス監視手段からの障害発生
通知に応答し、中央処理装置、記憶装置、及び複数の入
出力装置のいずれに障害が発生しているかを検出する障
害発生装置検出手段と、（ｉｖ）この障害発生装置検出
手段が障害を検出した装置を、制御バスから切り離す切
断手段とを制御バス障害処理システムに具備させる。
【０００９】そして、請求項１記載の発明では、制御バ
スに接続された中央処理装置、記憶装置、及び複数の入
出力装置のいずれに障害が発生しているかを検出し、こ
の障害が検出された装置を制御バスから切り離した上で
通信を行うこととする。
スに接続された中央処理装置、記憶装置、及び複数の入
出力装置のいずれに障害が発生しているかを検出し、こ
の障害が検出された装置を制御バスから切り離した上で
通信を行うこととする。
【００１０】請求項２記載の発明では、（ｉ） 中央処
理装置と記憶装置と複数の入出力装置で共有され、各種
の制御信号を伝送する制御バスと、（ｉｉ）この制御バ
スの状態を監視し、制御バスの障害を検出したとき、中
央処理装置、記憶装置、及び複数の入出力装置のいずれ
に障害が発生しているかを検出するための試験を各装置
につき順次行う監視試験回路と、（ｉｉｉ） 制御バス
に接続された装置からのバス使用要求を調停整理するた
めに設けられ、監視試験回路からの障害検出通知に応答
してバス使用権を監視試験回路に付与するバス競合整理
回路と、（ｉｖ）中央処理装置、記憶装置、及び複数の
入出力装置の内部にそれぞれ設けられ、監視試験回路か
らの指示によりバスインタフェイス部の試験と制御バス
からの切り離しを行うバス制御部とを制御バス障害処理
システムに具備させる。
理装置と記憶装置と複数の入出力装置で共有され、各種
の制御信号を伝送する制御バスと、（ｉｉ）この制御バ
スの状態を監視し、制御バスの障害を検出したとき、中
央処理装置、記憶装置、及び複数の入出力装置のいずれ
に障害が発生しているかを検出するための試験を各装置
につき順次行う監視試験回路と、（ｉｉｉ） 制御バス
に接続された装置からのバス使用要求を調停整理するた
めに設けられ、監視試験回路からの障害検出通知に応答
してバス使用権を監視試験回路に付与するバス競合整理
回路と、（ｉｖ）中央処理装置、記憶装置、及び複数の
入出力装置の内部にそれぞれ設けられ、監視試験回路か
らの指示によりバスインタフェイス部の試験と制御バス
からの切り離しを行うバス制御部とを制御バス障害処理
システムに具備させる。
【００１１】そして、請求項２記載の発明では、制御バ
スに接続されたいずれかの装置の障害発生を検出するこ
とにより監視試験回路がバス使用権を獲得し、障害の発
生している装置を特定するための試験を各装置につき順
次行い、各装置のバス制御部では監視試験回路からの指
示により制御バスからの切り離しやバスインタフェイス
部の試験を行うこととする。請求項３記載の発明では、
（ｉ） 監視試験回路からの装置切離指示に応答して、
制御バスへの出力をハイインピーダンス状態にする出力
ドライバと、（ｉｉ）監視試験回路からの試験開始指示
に応答して、装置内部からの出力信号に代えて制御バス
からの入力を出力ドライバの入力側に接続する切り換え
を行う切換回路とを請求項２記載の制御バス障害処理シ
ステムのバス制御部に具備させる。
スに接続されたいずれかの装置の障害発生を検出するこ
とにより監視試験回路がバス使用権を獲得し、障害の発
生している装置を特定するための試験を各装置につき順
次行い、各装置のバス制御部では監視試験回路からの指
示により制御バスからの切り離しやバスインタフェイス
部の試験を行うこととする。請求項３記載の発明では、
（ｉ） 監視試験回路からの装置切離指示に応答して、
制御バスへの出力をハイインピーダンス状態にする出力
ドライバと、（ｉｉ）監視試験回路からの試験開始指示
に応答して、装置内部からの出力信号に代えて制御バス
からの入力を出力ドライバの入力側に接続する切り換え
を行う切換回路とを請求項２記載の制御バス障害処理シ
ステムのバス制御部に具備させる。
【００１２】そして、請求項３記載の発明では、各装置
ごとに設けられたバス制御部において、監視試験回路か
ら装置切離指示があったときは出力ドライバをオフ状態
にする一方、監視試験回路からの試験開始指示があった
ときは、切換器を切り換えて制御バスを介して監視試験
回路から送られてくる試験データを出力ドライバを介し
て折り返し返送することとする。
ごとに設けられたバス制御部において、監視試験回路か
ら装置切離指示があったときは出力ドライバをオフ状態
にする一方、監視試験回路からの試験開始指示があった
ときは、切換器を切り換えて制御バスを介して監視試験
回路から送られてくる試験データを出力ドライバを介し
て折り返し返送することとする。
【００１３】
【実施例】以下実施例につき本発明を詳細に説明する。
【００１４】図１は本発明の一実施例における制御バス
障害処理システムを表わしたものである。この図で、従
来例（図１）と同一部分には同一の符号を付し、適宜説
明を省略する。このシステムには監視試験回路３１が設
けられ、制御バス１６の監視や、ＣＰＵ１１、メモリ１
２、及び入出力装置１３−１〜１３−ｎの試験を行うよ
うになっている。この監視試験回路３１はバス障害通知
信号線１９によりＣＰＵ１１、メモリ１２、及び入出力
装置１３−１〜１３−ｎに接続されるほか、バス競合整
理回路１８にも接続されている。また、監視試験回路３
１は、出力オープン指示を行うための信号線３２と試験
指示を行うための信号線３３により、上述した各装置回
路に接続されている。これらの各装置回路には、それぞ
れ、バスとのインタフェイス制御を行うバス制御部３５
、３６、３７−１〜３７−ｎが備えられている。他の構
成を従来例と同様である。
障害処理システムを表わしたものである。この図で、従
来例（図１）と同一部分には同一の符号を付し、適宜説
明を省略する。このシステムには監視試験回路３１が設
けられ、制御バス１６の監視や、ＣＰＵ１１、メモリ１
２、及び入出力装置１３−１〜１３−ｎの試験を行うよ
うになっている。この監視試験回路３１はバス障害通知
信号線１９によりＣＰＵ１１、メモリ１２、及び入出力
装置１３−１〜１３−ｎに接続されるほか、バス競合整
理回路１８にも接続されている。また、監視試験回路３
１は、出力オープン指示を行うための信号線３２と試験
指示を行うための信号線３３により、上述した各装置回
路に接続されている。これらの各装置回路には、それぞ
れ、バスとのインタフェイス制御を行うバス制御部３５
、３６、３７−１〜３７−ｎが備えられている。他の構
成を従来例と同様である。
【００１５】図２と共に、以上のような構成の制御バス
障害処理システムの動作を説明する。今、第２の入出力
装置１３−２に障害が発生した場合を想定する。この場
合、例えばＣＰＵ１１が第ｎの入出力装置１３−ｎにア
クセスしようとすると、このアクセス２１は第２の入出
力装置１３−２から制御バス１６に流入するノイズの影
響で中断されるため、第ｎの入出力装置１３−ｎからＣ
ＰＵ１１への応答２３も出力されない。制御バス１６の
状態を監視する監視試験回路３１は一定時間内に通信が
終了しなかったことを検出し、バス障害通知信号線１９
によりバスエラー情報２４を送信元のＣＰＵ１１とバス
競合整理装置１８に送出する。これを受けたＣＰＵ１１
は、通信の異常を認識し通信を中止する一方、バス競合
整理装置１８はバス使用権を監視試験回路３１に与える
。
障害処理システムの動作を説明する。今、第２の入出力
装置１３−２に障害が発生した場合を想定する。この場
合、例えばＣＰＵ１１が第ｎの入出力装置１３−ｎにア
クセスしようとすると、このアクセス２１は第２の入出
力装置１３−２から制御バス１６に流入するノイズの影
響で中断されるため、第ｎの入出力装置１３−ｎからＣ
ＰＵ１１への応答２３も出力されない。制御バス１６の
状態を監視する監視試験回路３１は一定時間内に通信が
終了しなかったことを検出し、バス障害通知信号線１９
によりバスエラー情報２４を送信元のＣＰＵ１１とバス
競合整理装置１８に送出する。これを受けたＣＰＵ１１
は、通信の異常を認識し通信を中止する一方、バス競合
整理装置１８はバス使用権を監視試験回路３１に与える
。
【００１６】バス使用権を獲得した監視試験回路３１は
、信号線３２により、例えば第１の入出力装置１３−１
に出力オープン指示信号３８を送出する。これにより、
第１の入出力装置１３−１内のバス制御部３７−１の出
力はオープン状態、すなわち制御バス１６と切断された
状態となる。
、信号線３２により、例えば第１の入出力装置１３−１
に出力オープン指示信号３８を送出する。これにより、
第１の入出力装置１３−１内のバス制御部３７−１の出
力はオープン状態、すなわち制御バス１６と切断された
状態となる。
【００１７】図３はバス制御部３７−１の要部を表わし
たものである。この回路には入力端子４１が設けられ、
制御バス１６から制御情報が入力されるようになってい
る。この入力端子４１から入力された制御情報は入力バ
ッファを経て装置内の図示しない制御回路に入力される
ほか、その一部は分岐されて切換器４４の一方の入力端
子Ｂに入力される。この切換器４４の他の入力端子Ａに
は装置内部の制御回路からの制御信号４５が入力される
ようになっている。この切換器４４は、監視試験回路３
１から試験指示信号３９が入力されたとき、入力端子Ｂ
を出力端子Ｙに接続する切換を行う。
たものである。この回路には入力端子４１が設けられ、
制御バス１６から制御情報が入力されるようになってい
る。この入力端子４１から入力された制御情報は入力バ
ッファを経て装置内の図示しない制御回路に入力される
ほか、その一部は分岐されて切換器４４の一方の入力端
子Ｂに入力される。この切換器４４の他の入力端子Ａに
は装置内部の制御回路からの制御信号４５が入力される
ようになっている。この切換器４４は、監視試験回路３
１から試験指示信号３９が入力されたとき、入力端子Ｂ
を出力端子Ｙに接続する切換を行う。
【００１８】切換器４４の出力端子Ｙからの出力は、出
力ドライバ４６を介して出力端子４２かち制御バス１６
に出力されるようになっている。出力ドライバ４６には
、監視試験回路３１からの出力オープン指示信号３８が
インバータ４７を介して入力される。この出力ドライバ
４６は、出力オープン指示信号３８の入力によりハイイ
ンピーダンス状態となり、制御バッファ１６との接続を
断つようになっている。他の装置に設けられたバス制御
部３５、３６、及び３７−２〜３７−ｎも同様の構成と
なっている。
力ドライバ４６を介して出力端子４２かち制御バス１６
に出力されるようになっている。出力ドライバ４６には
、監視試験回路３１からの出力オープン指示信号３８が
インバータ４７を介して入力される。この出力ドライバ
４６は、出力オープン指示信号３８の入力によりハイイ
ンピーダンス状態となり、制御バッファ１６との接続を
断つようになっている。他の装置に設けられたバス制御
部３５、３６、及び３７−２〜３７−ｎも同様の構成と
なっている。
【００１９】さて、出力オープン指示信号３８の入力に
より第１の入出力装置１３−１を切り離したのち、監視
試験回路３１は他の装置に順次試験指示信号３９を送出
し、折り返し試験を行う。この試験は次のようにして行
われる。例えば、メモリ１２について試験を行う場合、
監視試験回路３１からの試験指示信号３９はバス制御部
３６（図３）の切換器４４に入力され、出力端子Ｙは入
力端子Ｂの側に切り換えられる。このとき、監視試験回
路３１は制御バス１６に試験データ４８（図２）を送出
する。この試験データ４８は、バス制御部３６の入力端
子４１から入力され、矢印５１の経路を経て折り返し出
力端子４２から出力される。このデータは折り返しデー
タ４９として監視試験回路３１に戻る。監視試験回路３
１は送出した試験データ４８と折り返しデータ４９とを
照合する。
より第１の入出力装置１３−１を切り離したのち、監視
試験回路３１は他の装置に順次試験指示信号３９を送出
し、折り返し試験を行う。この試験は次のようにして行
われる。例えば、メモリ１２について試験を行う場合、
監視試験回路３１からの試験指示信号３９はバス制御部
３６（図３）の切換器４４に入力され、出力端子Ｙは入
力端子Ｂの側に切り換えられる。このとき、監視試験回
路３１は制御バス１６に試験データ４８（図２）を送出
する。この試験データ４８は、バス制御部３６の入力端
子４１から入力され、矢印５１の経路を経て折り返し出
力端子４２から出力される。このデータは折り返しデー
タ４９として監視試験回路３１に戻る。監視試験回路３
１は送出した試験データ４８と折り返しデータ４９とを
照合する。
【００２０】今、障害の発生しているのは第２の入出力
装置１３−２なので、第１の入出力装置１３−１を切り
離しても、他の装置に対する折り返し試験では試験デー
タ４８と折り返しデータ４９とは一致せず、異常となる
。これにより、第１の入出力装置１３−１には異常が発
生していないことがわかる。そして、監視試験回路３１
は第１の入出力装置１３−１への出力オープン指示信号
３８の送出を停止する。
装置１３−２なので、第１の入出力装置１３−１を切り
離しても、他の装置に対する折り返し試験では試験デー
タ４８と折り返しデータ４９とは一致せず、異常となる
。これにより、第１の入出力装置１３−１には異常が発
生していないことがわかる。そして、監視試験回路３１
は第１の入出力装置１３−１への出力オープン指示信号
３８の送出を停止する。
【００２１】次に監視試験回路３１は、第２の入出力装
置１３−２に出力オープン指示信号３８を送出し、これ
を制御バス１６から切り離したのち、他の装置に順次試
験指示信号３９を送出し、折り返し試験を行う。この場
合、障害の発生している第２の入出力装置１３−２のノ
イズの影響がなくなるため、他のすべての装置について
の折り返し試験で試験データ４８と折り返しデータ４９
とが一致し、正常な結果となる。これにより、監視試験
回路３１は第２の入出力装置１３−２に障害が発生して
いると判断し、この第２の入出力装置１３−２をそのま
まオープン状態に保持すると共に、バス障害通知信号線
１９により各装置回路にその旨を通知したうえで通常の
ドライバに復帰する。
置１３−２に出力オープン指示信号３８を送出し、これ
を制御バス１６から切り離したのち、他の装置に順次試
験指示信号３９を送出し、折り返し試験を行う。この場
合、障害の発生している第２の入出力装置１３−２のノ
イズの影響がなくなるため、他のすべての装置について
の折り返し試験で試験データ４８と折り返しデータ４９
とが一致し、正常な結果となる。これにより、監視試験
回路３１は第２の入出力装置１３−２に障害が発生して
いると判断し、この第２の入出力装置１３−２をそのま
まオープン状態に保持すると共に、バス障害通知信号線
１９により各装置回路にその旨を通知したうえで通常の
ドライバに復帰する。
【００２２】
【発明の効果】以上説明したように、本発明によれば制
御バスに接続された装置のいずれに障害が発生している
かを特定し、この特定した装置を制御バスから切り離し
た上で通信を行うこととしたので、制御バスに接続され
たいずれか１つの装置に発生した障害の影響で制御バス
が使用不可となる事態を防止することができる。従って
、障害発生時の迅速な対応が可能で、より信頼性の高い
動作を提供することができるという効果がある。
御バスに接続された装置のいずれに障害が発生している
かを特定し、この特定した装置を制御バスから切り離し
た上で通信を行うこととしたので、制御バスに接続され
たいずれか１つの装置に発生した障害の影響で制御バス
が使用不可となる事態を防止することができる。従って
、障害発生時の迅速な対応が可能で、より信頼性の高い
動作を提供することができるという効果がある。
【図１】本発明の一実施例における制御バス障害処理シ
ステムを示すシステム構成図である。
ステムを示すシステム構成図である。
【図２】この制御バス障害処理システムの動作を説明す
るための説明図である。
るための説明図である。
【図３】この制御バス障害処理システムの各装置内に設
けられたバス制御部の要部を示すブロック図である。
けられたバス制御部の要部を示すブロック図である。
【図４】従来の制御バス障害処理システムを示すシステ
ム構成図である。
ム構成図である。
【図５】従来の制御バス障害処理システムの動作を説明
するための説明図である。
するための説明図である。
１１ ＣＰＵ
１２ メモリ
１３−１〜１３−ｎ 入出力装置
１６ 制御バス
１８ バス競合整理装置
１９ バス障害通知信号線
２４ バスエラー情報
３１ 監視試験回路
３２、３３ 信号線
３５、３６、３７−１〜３７−ｎ バス制御部３８
出力オープン指示信号 ３９ 試験指示信号 ４４ 切換器 ４６ 出力ドライバ
出力オープン指示信号 ３９ 試験指示信号 ４４ 切換器 ４６ 出力ドライバ
Claims (3)
- 【請求項１】 中央処理装置と記憶装置と複数の入出
力装置で共有され、各種の制御情報を伝送する制御バス
と、この制御バスの状態を監視する制御バス監視手段と
、この制御バス監視手段からの障害発生通知に応答し、
前記中央処理装置、記憶装置、及び複数の入出力装置の
いずれに障害が発生しているかを検出する障害発生装置
検出手段と、この障害発生装置検出手段が障害を検出し
た装置を、前記制御バスから切り離す切断手段とを具備
することを特徴とする制御バス障害処理システム。 - 【請求項２】 中央処理装置と記憶装置と複数の入出
力装置で共有され、各種の制御信号を伝送する制御バス
と、この制御バスの状態を監視し、制御バスの障害を検
出したとき、前記中央処理装置、記憶装置、及び複数の
入出力装置のいずれに障害が発生しているかを検出する
ための試験を各装置につき順次行う監視試験回路と、前
記制御バスに接続された装置からのバス使用要求を調停
整理するために設けられ、前記監視試験回路からの障害
検出通知に応答してバス使用権を前記監視試験回路に付
与するバス競合整理回路と、前記中央処理装置、記憶装
置、及び複数の入出力装置の内部にそれぞれ設けられ、
前記監視試験回路からの指示によりバスインタフェイス
部の試験と前記制御バスからの切り離しを行うバス制御
部とを具備することを特徴とする制御バス障害処理シス
テム。 - 【請求項３】 前記バス制御部が、前記監視試験回路
からの装置切離指示に応答して、前記制御バスへの出力
をハイインピーダンス状態にする出力ドライバと、前記
監視試験回路からの試験開始指示に応答して、装置内部
からの出力信号に代えて前記制御バスからの入力を前記
出力ドライバの入力側に接続する切り換えを行う切換回
路とを具備することを特徴とする請求項２記載の制御バ
ス障害処理システム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3079032A JPH04312149A (ja) | 1991-04-11 | 1991-04-11 | 制御バス障害処理システム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3079032A JPH04312149A (ja) | 1991-04-11 | 1991-04-11 | 制御バス障害処理システム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04312149A true JPH04312149A (ja) | 1992-11-04 |
Family
ID=13678590
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3079032A Pending JPH04312149A (ja) | 1991-04-11 | 1991-04-11 | 制御バス障害処理システム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04312149A (ja) |
-
1991
- 1991-04-11 JP JP3079032A patent/JPH04312149A/ja active Pending
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