JPH04312148A - Storage device - Google Patents
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- JPH04312148A JPH04312148A JP3078067A JP7806791A JPH04312148A JP H04312148 A JPH04312148 A JP H04312148A JP 3078067 A JP3078067 A JP 3078067A JP 7806791 A JP7806791 A JP 7806791A JP H04312148 A JPH04312148 A JP H04312148A
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- Techniques For Improving Reliability Of Storages (AREA)
Abstract
Description
【0001】0001
【産業上の利用分野】本発明は、記憶装置に関し、特に
メモリのクリアおよびメモリの診断に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to storage devices, and more particularly to memory clearing and memory diagnosis.
【0002】0002
【従来の技術】従来、この種の記憶装置は、外部バスか
らコマンドをデコードしてメモリに対して読出しまたは
書込みを行っている。この記憶装置にあるアドレス範囲
のメモリクリアを行おうとした場合、外部プロセッサか
らのコマンドで1アドレスずつALL“0”のデータの
書込みを行い、メモリクリアを行っている。2. Description of the Related Art Conventionally, this type of storage device decodes commands from an external bus to read from or write to memory. When attempting to clear the memory of an address range in this storage device, the memory is cleared by writing data of ALL "0" to each address in response to a command from an external processor.
【0003】また、この種の記憶装置は、外部バスから
コマンド・データ・アドレスを入力し、コマンドをデコ
ードしてメモリに対して読出しまたは書込みを行ってい
る。この記憶装置に対して診断を行う場合、外部プロセ
ッサからのコマンドで書込みを行った後、読出しを行い
、その状態を外部プロセッサ自身が調べて診断をしてい
る。Furthermore, this type of storage device inputs commands, data, and addresses from an external bus, decodes the commands, and reads or writes them into the memory. When diagnosing this storage device, writing is performed using a command from an external processor, then reading is performed, and the external processor itself examines the state and performs the diagnosis.
【0004】0004
【発明が解決しようとする課題】上述したように従来の
記憶装置は、メモリの1つのアドレスに対して1つのデ
ータ書込みを行うようになっているので、あるメモリ範
囲のメモリのクリアを行おうとした場合、対象とする全
てのアドレスに対して書込み命令の実行が必要となり、
メモリのクリアに長時間を要するという欠点がある。[Problems to be Solved by the Invention] As mentioned above, in conventional storage devices, one data write is performed for one address in the memory, so when attempting to clear a certain memory range of memory, In this case, it is necessary to execute a write instruction for all target addresses,
The disadvantage is that it takes a long time to clear the memory.
【0005】また、従来の記憶装置は、メモリの1つの
アドレスに対して1つのデータの読出しまたは書込みを
行うようになっているので、あるメモリ範囲の診断を行
おうとした場合、対象とする全てのアドレスに対して書
込み命令を実行した後、読出しの命令の実行を行わなけ
ればならないため、メモリの診断に長時間を要するとい
う欠点がある。[0005] Furthermore, in conventional storage devices, one piece of data is read or written to one address in the memory, so when attempting to diagnose a certain memory range, all Since the read instruction must be executed after the write instruction is executed for the address, the memory diagnosis has the disadvantage that it takes a long time.
【0006】第一の発明の目的は、スタート・アドレス
・レジスタとエンド・アドレス・レジスタとの内容を比
較回路で比較し、スタート・アドレス・レジスタが示す
アドレスからエンド・アドレス・レジスタが示すアドレ
スまでの全てのアドレスに対して連続してメモリへの書
込みを行い、メモリクリアを行うことにより、上記の欠
点を解消し、対象とするメモリ範囲のメモリクリアを1
命令で高速に処理できる記憶装置を提供することにある
。[0006] The first object of the invention is to compare the contents of a start address register and an end address register using a comparison circuit, and to compare the contents of a start address register and an end address register, and to compare the contents of a start address register and an end address register, and to compare the contents of a start address register and an end address register, and to compare the contents of a start address register and an end address register. By sequentially writing to memory for all addresses in the memory area and clearing the memory, the above disadvantages can be solved, and the memory clearing of the target memory range can be done in one go.
The purpose is to provide a storage device that can process instructions at high speed.
【0007】また、第二の発明の目的は、スタート・ア
ドレス・レジスタが示すアドレスからエンド・アドレス
・レジスタが示すアドレスまでの全てのアドレスに対し
て書込みデータ・レジスタの内容をRAMに書込んだ後
、読出して読出しデータ・レジスタに格納し、書込みデ
ータ・レジスタと読出しデータ・レジスタとの内容を比
較回路で比較してメモリテストを行うことにより、上記
の欠点を解消し、対象とするメモリの診断を1命令で高
速に処理できる記憶装置を提供することにある。A second object of the invention is to write the contents of the write data register to the RAM for all addresses from the address indicated by the start address register to the address indicated by the end address register. After that, the above-mentioned drawbacks can be solved and the target memory can be The purpose of the present invention is to provide a storage device that can process diagnosis at high speed with one instruction.
【0008】[0008]
【課題を解決するための手段】第一の発明の記憶装置は
、外部バスからのスタート・アドレスを格納するスター
ト・アドレス・レジスタと、外部バスからのエンド・ア
ドレスを格納するエンド・アドレス・レジスタと、スタ
ート・アドレス・レジスタとエンド・アドレス・レジス
タの内容を比較する比較回路と、比較回路で比較結果が
一致しなければスタート・アドレス・レジスタの値を1
つ加算して次の動作に移る加算回路と、比較回路による
比較結果が一致したならばメモリアクセスが終了したこ
とを報告するメモリアクセス終了報告フリップフロップ
とを有している。[Means for Solving the Problems] A storage device of a first invention has a start address register that stores a start address from an external bus, and an end address register that stores an end address from an external bus. and a comparison circuit that compares the contents of the start address register and end address register, and if the comparison results do not match, the value of the start address register is set to 1.
The memory access completion reporting flip-flop reports that the memory access has ended if the comparison result by the comparison circuit matches.
【0009】第二の発明の記憶装置は、上記第一の発明
の記憶装置に、外部バスからのデータを格納する書込み
データ・レジスタと、メモリから読出したデータを格納
する読出しデータ・レジスタと、書込みデータ・レジス
タの内容と読出しデータ・レジスタの内容とを比較する
第二の比較回路と、メモリへの書込み指示制御および読
出し指示制御と書込み・読出しの切換え制御を行うメモ
リアクセス制御回路とを追加し、メモリアクセス制御回
路の制御により書込みデータ・レジスタの内容をメモリ
に格納した後、再びメモリより読出して読出しデータ・
レジスタに格納し、第二の比較回路での比較結果が一致
しなければ、メモリエラーとして報告し、スタート・ア
ドレス・レジスタの内容とエンド・アドレス・レジスタ
の内容を比較回路によって比較した結果が一致すれば、
メモリ・アクセス終了報告フリップフロップをセットし
、メモリアクセスを終了している。A storage device according to a second invention includes a write data register for storing data from an external bus, a read data register for storing data read from the memory, in addition to the storage device according to the first invention. Added a second comparison circuit that compares the contents of the write data register with the contents of the read data register, and a memory access control circuit that controls write instructions to the memory, controls read instructions, and controls switching between writing and reading. After storing the contents of the write data register in the memory under the control of the memory access control circuit, the contents are read from the memory again and the read data is stored.
If the comparison result in the second comparison circuit does not match, it is reported as a memory error, and the comparison circuit compares the contents of the start address register and the end address register, and the result matches. if,
The memory access completion report flip-flop is set and the memory access is completed.
【0010】0010
【実施例】次に、本発明の実施例について図面を参照し
て説明する。Embodiments Next, embodiments of the present invention will be described with reference to the drawings.
【0011】まず、第一の発明の実施例について図面を
参照して説明する。First, an embodiment of the first invention will be described with reference to the drawings.
【0012】図1は第一の発明の一実施例の記憶装置の
ブロック図である。FIG. 1 is a block diagram of a storage device according to an embodiment of the first invention.
【0013】図1において、本第一の発明の実施例の記
憶装置30は、バス100からのコマンド101を格納
するコマンド・レジスタ1と、コマンド・レジスタ1の
コマンド出力をデコードするデコーダ2と、バス100
からのスタート・アドレス102を格納するスタート・
アドレス・レジスタ3と、バス100からのエンド・ア
ドレス102を格納するエンド・アドレス・レジスタ4
と、スタート・アドレス・レジスタ3の値を1つ加算す
る加算回路5と、スタート・アドレス・レジスタ3とエ
ンド・アドレス・レジスタ4の内容を比較する比較回路
a6と、比較回路a6による比較の結果が一致したなら
ばメモリ・アクセスが終了したことを報告するメモリ・
アクセス終了報告F/F7と、RAM10への書込み指
示制御および読出し指示制御と書込み読出しの切換え制
御を行うメモリ・アクセス制御回路8と、バス100か
らのデータ103を格納する書込みデータ・レジスタ9
と、書込みデータ・レジスタ9の出力データを格納する
RAM10とで構成され、プロセッサ20と接続されて
いる。In FIG. 1, the storage device 30 according to the embodiment of the first invention includes a command register 1 that stores a command 101 from a bus 100, a decoder 2 that decodes the command output of the command register 1, bus 100
A start address that stores the start address 102 from
address register 3 and end address register 4 which stores end address 102 from bus 100.
, an adder circuit 5 that adds one value to the value of the start address register 3, a comparator circuit a6 that compares the contents of the start address register 3 and the end address register 4, and the result of the comparison by the comparator circuit a6. A memory function that reports that the memory access is finished if the
an access completion report F/F 7, a memory access control circuit 8 that controls write instructions to the RAM 10, controls read instructions, and controls switching between writing and reading; and a write data register 9 that stores data 103 from the bus 100.
and a RAM 10 that stores the output data of the write data register 9, and is connected to the processor 20.
【0014】次に、通常の書込み動作について説明する
。Next, a normal write operation will be explained.
【0015】プロセッサ20からのコマンド・アドレス
・データをバス100を経由して入力すると、コマンド
・レジスタ1、スタート・アドレス・レジスタ3、書込
みデータ・レジスタ9にそれぞれ格納する。When command/address data from processor 20 is input via bus 100, it is stored in command register 1, start address register 3, and write data register 9, respectively.
【0016】コマンド・レジスタ1の出力は、デコーダ
2によってデコードされ、メモリ・アクセス制御回路8
に書込み命令であることが伝えられる。The output of command register 1 is decoded by decoder 2 and sent to memory access control circuit 8.
is notified that it is a write command.
【0017】メモリ・アクセス制御回路8は、RAM1
0に対して書込み指示を行い、スタート・アドレス・レ
ジスタ3が示すアドレスに対して書込みデータ・レジス
タ9のデータがRAM10に書込まれる。Memory access control circuit 8 includes RAM1
A write instruction is given to 0, and the data in the write data register 9 is written to the RAM 10 at the address indicated by the start address register 3.
【0018】書込み動作が終了すると、メモリ・アクセ
ス終了報告F/F7をセットし、メモリ・アクセスを終
了する。When the write operation is completed, the memory access completion report F/F7 is set to end the memory access.
【0019】次に、メモリクリア動作について説明する
。Next, the memory clear operation will be explained.
【0020】プロセッサ20からメモリクリア命令がバ
ス100を経由してコマンド・レジスタ1に格納される
と、デコーダ2によって命令がデコードされ、処理を開
始する。命令はアドレス範囲を指定しているため、2回
に分けてバス100からアドレスが入力され、それぞれ
スタート・アドレス・レジスタ3とエンド・アドレス・
レジスタ4に格納される。When a memory clear command is stored in the command register 1 from the processor 20 via the bus 100, the command is decoded by the decoder 2 and processing begins. Since the instruction specifies an address range, the address is input from the bus 100 twice, and is input into the start address register 3 and end address register 3, respectively.
Stored in register 4.
【0021】また、メモリに書込むべきデータ103を
バス100を経由して書込みデータ・レジスタ9にデー
タ103を格納する。Further, the data 103 to be written to the memory is stored in the write data register 9 via the bus 100.
【0022】メモリ・アクセス制御回路8は、コマンド
がクリア命令であるため、RAM10に対して書込み指
示が出される。RAM10は書込み指示が出ているので
、スタート・アドレス・レジスタ3が示すアドレスに対
して書込みデータ・レジスタ9のデータが書込まれる。Since the command is a clear command, the memory access control circuit 8 issues a write instruction to the RAM 10. Since a write instruction has been issued to the RAM 10, the data in the write data register 9 is written to the address indicated by the start address register 3.
【0023】スタート・アドレス・レジスタ3の内容は
、加算回路5によってインクリメントして再びスタート
・アドレス・レジスタ3に格納する。The contents of the start address register 3 are incremented by an adder circuit 5 and stored in the start address register 3 again.
【0024】スタート・アドレス・レジスタ3の内容と
エンド・アドレス・レジスタ4の内容を比較回路a6で
比較して一致していなければ、再度メモリ・アクセク制
御回路8より書込み指示が出され、RAM10にデータ
が書込まれる。The contents of the start address register 3 and the contents of the end address register 4 are compared by the comparison circuit a6, and if they do not match, a write instruction is issued again from the memory access control circuit 8, and the contents are written to the RAM 10. Data is written.
【0025】また、比較して一致すれば、対象となる全
てのアドレスに対してアクセスが行われたことになるの
で、メモリ・アクセス制御回路8に対して書込み動作を
終了させ、メモリ・アクセス終了報告F/F7をセット
し、メモリ・アクセスを終了する。Furthermore, if the comparison results in a match, it means that all target addresses have been accessed, so the memory access control circuit 8 is instructed to terminate the write operation, and the memory access is terminated. Set report F/F7 and end memory access.
【0026】次に、第二の発明の実施例について図面を
参照して説明する。Next, an embodiment of the second invention will be described with reference to the drawings.
【0027】図2は第二の発明の一実施例の記憶装置の
ブロック図である。FIG. 2 is a block diagram of a storage device according to an embodiment of the second invention.
【0028】図2において、本第二の発明の実施例の記
憶装置30は、バス100からのコマンド101を格納
するコマンド・レジスタ1と、コマンド・レジスタ1の
コマンド出力をデコードするデコーダ2と、バス100
からのスタート・アドレス102を格納するスタート・
アドレス・レジスタ3と、バス100からのエンド・ア
ドレス102を格納するエンド・アドレス・レジスタ4
と、スタート・アドレス・レジスタ3の値を1つ加算す
る加算回路5と、スタート・アドレス・レジスタ3とエ
ンド・アドレス・レジスタ4の内容を比較する比較回路
a6と、比較回路a6による比較の結果が一致したなら
ばメモリ・アクセスが終了したことを報告するメモリ・
アクセス終了報告F/F7と、RAM10への書込み指
示制御および読出し指示制御と書込み読出しの切換え制
御を行うメモリ・アクセス制御回路8と、バス100か
らのデータ103を格納する書込みデータ・レジスタ9
と、書込みデータ・レジスタ9の出力データを格納する
RAM10と、RAM10からの読出しデータを格納す
る読出しデータ・レジスタ11と、書込みデータ・レジ
スタ9と読出しデータ・レジスタ11の内容を比較する
比較回路b12とで構成され、プロセッサ20と接続さ
れている。In FIG. 2, the storage device 30 according to the second embodiment of the present invention includes a command register 1 that stores a command 101 from a bus 100, a decoder 2 that decodes the command output of the command register 1, bus 100
A start address that stores the start address 102 from
address register 3 and end address register 4 which stores end address 102 from bus 100.
, an adder circuit 5 that adds one value to the value of the start address register 3, a comparator circuit a6 that compares the contents of the start address register 3 and the end address register 4, and the result of the comparison by the comparator circuit a6. A memory function that reports that the memory access is finished if the
an access completion report F/F 7, a memory access control circuit 8 that controls write instructions to the RAM 10, controls read instructions, and controls switching between writing and reading; and a write data register 9 that stores data 103 from the bus 100.
, a RAM 10 that stores the output data of the write data register 9, a read data register 11 that stores the read data from the RAM 10, and a comparison circuit b12 that compares the contents of the write data register 9 and the read data register 11. and is connected to the processor 20.
【0029】次に、通常の書込み動作について説明する
。Next, a normal write operation will be explained.
【0030】プロセッサ20からのコマンド・アドレス
・データをバス100を経由して入力すると、コマンド
・レジスタ1、スタート・アドレス・レジスタ3、書込
みデータ・レジスタ9にそれぞれ格納する。When command/address data from processor 20 is input via bus 100, it is stored in command register 1, start address register 3, and write data register 9, respectively.
【0031】コマンド・レジスタ1の出力は、デコーダ
2によってデコードされ、メモリ・アクセス制御回路8
に書込み命令であることが伝えられる。The output of command register 1 is decoded by decoder 2 and sent to memory access control circuit 8.
is notified that it is a write command.
【0032】メモリ・アクセス制御回路8は、RAM1
0に対して書込み指示を行い、スタート・アドレス・レ
ジスタ3が示すアドレスに対して書込みデータ・レジス
タ9のデータがRAM10に書込まれる。The memory access control circuit 8 includes RAM1
A write instruction is given to 0, and the data in the write data register 9 is written to the RAM 10 at the address indicated by the start address register 3.
【0033】書込み動作が終了すると、メモリ・アクセ
ス終了報告F/F7をセットし、メモリ・アクセスを終
了する。When the write operation is completed, the memory access completion report F/F7 is set to end the memory access.
【0034】次に、通常の読出し動作について説明する
。Next, a normal read operation will be explained.
【0035】プロセッサ20からコマンド・アドレスを
バス100を経由して入力すると、コマンド・レジスタ
1、スタート・アドレス・レジスタ3にそれぞれ格納す
る。When a command address is input from the processor 20 via the bus 100, it is stored in the command register 1 and start address register 3, respectively.
【0036】コマンド・レジスタ1の出力は、デコーダ
2によってデコードされ、メモリアクセス制御回路8に
読出し命令であることが伝えられる。The output of the command register 1 is decoded by the decoder 2 and transmitted to the memory access control circuit 8 as a read command.
【0037】メモリアクセス制御回路8は、RAM10
に対して読出し指示を行い、スタート・アドレス・レジ
スタ3が示すアドレスに対するデータをRAM10より
読出し、読出しレジスタ11に格納する。読出しレジス
タ11の内容をバス100に出力し、読出し動作を終了
すると、メモリアクセス終了報告F/F7をセットし、
メモリアクセスを終了する。The memory access control circuit 8 includes a RAM 10
The data corresponding to the address indicated by the start address register 3 is read from the RAM 10 and stored in the read register 11. When the contents of the read register 11 are output to the bus 100 and the read operation is completed, the memory access completion report F/F 7 is set.
Terminate memory access.
【0038】次に、範囲指定のメモリ診断動作について
説明する。Next, a memory diagnostic operation for specifying a range will be explained.
【0039】プロセッサ20からメモリ診断命令がバス
100を経由してコマンド・レジスタ1に格納されると
、デコーダ2によって命令がデコードされ、処理を開始
する。命令はアドレス範囲を指定しているため、2回に
分けてバス100からアドレスが入力され、アドレスは
それぞれスタート・アドレス・レジスタ3とエンド・ア
ドレス・レジスタ4に格納される。When a memory diagnostic instruction is stored in command register 1 from processor 20 via bus 100, the instruction is decoded by decoder 2 and processing begins. Since the instruction specifies an address range, the address is input from the bus 100 twice, and the address is stored in the start address register 3 and end address register 4, respectively.
【0040】また、メモリに書込むべき診断用のデータ
103をバス100を経由して書込みデータ・レジスタ
9にデータ103を格納する。Further, diagnostic data 103 to be written to the memory is stored in the write data register 9 via the bus 100.
【0041】メモリ・アクセス制御回路8は、診断命令
であることがデコーダ2により指定されると、スタート
・アドレス・レジスタ3が示すアドレスに対して書込み
データ・レジスタ9のデータをRAM10に書込み指示
を行う。続いて、メモリアクセス制御回路8は、書込み
指示を読出し指示に切換え、RAM10より今書込んだ
データを読出して読出しデータレジスタ11に格納する
。When the decoder 2 specifies that the instruction is a diagnostic instruction, the memory access control circuit 8 instructs the RAM 10 to write the data in the write data register 9 to the address indicated by the start address register 3. conduct. Subsequently, the memory access control circuit 8 switches the write instruction to a read instruction, reads out the data just written from the RAM 10, and stores it in the read data register 11.
【0042】次に、書込みデータレジスタ9と読出しデ
ータレジスタ11の内容を比較回路b12で比較する。Next, the contents of the write data register 9 and the read data register 11 are compared by a comparison circuit b12.
【0043】比較の結果一致しなければ、メモリエラー
と判断し、その旨を要求元に報告する。[0043] If the comparison results do not match, it is determined that a memory error has occurred, and this fact is reported to the request source.
【0044】スタート・アドレス・レジスタ3、比較回
路b12は、次のアドレスを加算回路5によって+1さ
れた値が格納され、再び、RAM10への書込み、読出
し、比較を行う。これはスタート・アドレス・レジスタ
3とエンド・アドレス・レジスタ4の値が一致するまで
繰返し行われる。The start address register 3 and comparison circuit b12 store a value in which the next address is incremented by 1 by the addition circuit 5, and write to, read from, and compare with the RAM 10 again. This is repeated until the values of start address register 3 and end address register 4 match.
【0045】スタート・アドレス・レジスタ3の内容と
エンド・アドレス・レジスタ4の内容を比較回路a6に
よって比較した結果が一致すれば、対象となる全てのア
ドレスについてのメモリの診断を終了したことになるの
で、メモリ・アクセス終了報告F/F7をセットし、メ
モリ診断動作を終了する。[0045] If the contents of the start address register 3 and the contents of the end address register 4 are compared by the comparator circuit a6 and the results match, it means that the memory diagnosis for all target addresses has been completed. Therefore, the memory access completion report F/F7 is set and the memory diagnostic operation is ended.
【0046】[0046]
【発明の効果】以上説明したように、本発明の記憶装置
は、スタート・アドレス・レジスタとエンド・アドレス
・レジスタとの内容を比較回路で比較し、スタート・ア
ドレス・レジスタが示すアドレスからエンド・アドレス
・レジスタが示すアドレスまでの全てのアドレスに対し
て連続してメモリへの書込みを行い、メモリクリアを行
うことにより、対象とするメモリ範囲のメモリクリアを
1命令で高速に処理できるという効果がある。As explained above, the storage device of the present invention compares the contents of the start address register and the end address register with the comparison circuit, and calculates the end address from the address indicated by the start address register. By continuously writing to memory for all addresses up to the address indicated by the address register and clearing the memory, the effect is that memory clearing of the target memory range can be processed at high speed with one instruction. be.
【0047】また、スタート・アドレス・レジスタが示
すアドレスからエンド・アドレス・レジスタが示すアド
レスまでの全てのアドレスに対して書込みデータ・レジ
スタの内容をRAMに書込んだ後、読出して読出しデー
タ・レジスタに格納し、書込みデータ・レジスタと読出
しデータ・レジスタとの内容を比較回路で比較してメモ
リテストを行うことにより、対象とするメモリの診断を
1命令で高速に処理できるという効果がある。Furthermore, after writing the contents of the write data register to the RAM for all addresses from the address indicated by the start address register to the address indicated by the end address register, the contents are read out and stored in the read data register. By performing a memory test by comparing the contents of the write data register and the read data register with a comparison circuit, there is an effect that diagnosis of the target memory can be processed at high speed with one instruction.
【図1】第一の発明の一実施例の記憶装置のブロック図
である。FIG. 1 is a block diagram of a storage device according to an embodiment of the first invention.
【図2】第二の発明の一実施例の記憶装置のブロック図
である。FIG. 2 is a block diagram of a storage device according to an embodiment of the second invention.
1 コマンド・レジスタ
2 デコーダ
3 スタート・アドレス・レジスタ4 エ
ンド・アドレス・レジスタ5 加算回路
6 比較回路a
7 メモリ・アクセス終了報告F/F8
メモリ・アクセス制御回路
9 書込みデータ・レジスタ
10 RAM
11 読出しデータ・レジスタ
12 比較回路b
20 プロセッサ
30 記憶装置
100 バス
101 コマンド
102 アドレス
103 データ1 Command register 2 Decoder 3 Start address register 4 End address register 5 Addition circuit 6 Comparison circuit a 7 Memory access completion report F/F 8
Memory access control circuit 9 Write data register 10 RAM 11 Read data register 12 Comparison circuit b 20 Processor 30 Storage device 100 Bus 101 Command 102 Address 103 Data
Claims (2)
格納するスタート・アドレス・レジスタと、前記外部バ
スからのエンド・アドレスを格納するエンド・アドレス
・レジスタと、前記スタート・アドレス・レジスタと前
記エンド・アドレス・レジスタの内容を比較する比較回
路と、前記比較回路で比較結果が一致しなければ前記ス
タート・アドレス・レジスタの値を1つ加算して次の動
作に移る加算回路と、前記比較回路による比較結果が一
致したならばメモリアクセスが終了したことを報告する
メモリアクセス終了報告フリップフロップとを有するこ
とを特徴とする記憶装置。1. A start address register that stores a start address from an external bus; an end address register that stores an end address from the external bus; a comparison circuit that compares the contents of the address register; an addition circuit that adds one value to the start address register and moves to the next operation if the comparison results do not match in the comparison circuit; 1. A storage device comprising a memory access completion reporting flip-flop that reports that the memory access has ended if the comparison results match.
からのデータを格納する書込みデータ・レジスタと、メ
モリから読出したデータを格納する読出しデータ・レジ
スタと、前記書込みデータ・レジスタの内容と前記読出
しデータ・レジスタの内容とを比較する第二の比較回路
と、前記メモリへの書込み指示制御および読出し指示制
御と書込み・読出しの切換え制御を行うメモリアクセス
制御回路とを追加し、前記メモリアクセス制御回路の制
御により前記書込みデータ・レジスタの内容を前記メモ
リに格納した後、再び前記メモリより読出して前記読出
しデータ・レジスタに格納し、前記第二の比較回路での
比較結果が一致しなければ、メモリエラーとして報告し
、前記スタート・アドレス・レジスタの内容と前記エン
ド・アドレス・レジスタの内容を前記比較回路によって
比較した結果が一致すれば、前記メモリ・アクセス終了
報告フリップフロップをセットし、メモリアクセスを終
了することを特徴とする記憶装置。2. The storage device according to claim 1, comprising: a write data register for storing data from an external bus; a read data register for storing data read from the memory; and a write data register for storing data read from the memory. A second comparison circuit that compares the contents of the read data register and a memory access control circuit that controls writing and reading instructions to the memory and switching between writing and reading are added. After the contents of the write data register are stored in the memory under the control of a control circuit, the contents are read from the memory again and stored in the read data register, and if the comparison result in the second comparison circuit does not match, , the contents of the start address register and the contents of the end address register are compared by the comparison circuit, and if the results match, the memory access completion report flip-flop is set, and the memory access is completed. A storage device characterized in that access is terminated.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3078067A JPH04312148A (en) | 1991-04-11 | 1991-04-11 | Storage device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3078067A JPH04312148A (en) | 1991-04-11 | 1991-04-11 | Storage device |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH04312148A true JPH04312148A (en) | 1992-11-04 |
Family
ID=13651500
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP3078067A Pending JPH04312148A (en) | 1991-04-11 | 1991-04-11 | Storage device |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH04312148A (en) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH07334431A (en) * | 1994-06-10 | 1995-12-22 | Nec Corp | Fifo memory device and method for improving reliability |
JP2000315178A (en) * | 1999-04-30 | 2000-11-14 | Nec Kofu Ltd | Information processor with memory clear circuit and method for memory access/memory clear |
US6411558B1 (en) | 1998-12-17 | 2002-06-25 | Nec Corporation | Semiconductor device for compensating a failure therein |
-
1991
- 1991-04-11 JP JP3078067A patent/JPH04312148A/en active Pending
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH07334431A (en) * | 1994-06-10 | 1995-12-22 | Nec Corp | Fifo memory device and method for improving reliability |
US6411558B1 (en) | 1998-12-17 | 2002-06-25 | Nec Corporation | Semiconductor device for compensating a failure therein |
JP2000315178A (en) * | 1999-04-30 | 2000-11-14 | Nec Kofu Ltd | Information processor with memory clear circuit and method for memory access/memory clear |
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