JPH04311000A - 和音検出記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、例えば電子楽器等に用
いられる和音検出記憶装置に関し、特に和音検出のため
のコード表を小さくし、且つ高速に和音を検出するよう
にした和音検出記憶装置に関する。

【０００２】

【従来の技術】従来、電子楽器等に用いられる和音検出
記憶装置には、例えば特公昭５６−５１６３０号公報に
開示されたものがある。この発明によれば、コードルー
トを「Ｃ」としたコードタイプだけを記憶したコード表
を備え、押鍵された音名ビット情報と、上記コード表と
を逐次比較し、一致するまでローテイトシフトを繰り返
し、一致した時点で和音情報を得るというものである。

【０００３】この和音検出記憶装置によれば、コード表
が小さくて済むという利点があるが、逐次比較及びロー
テイトシフトという現在の中央処理装置（ＣＰＵ）には
不得意な処理が多く、和音検出に時間がかかるという問
題がある。

【０００４】また、他の和音検出記憶装置として、特公
昭６２−２７７１７号公報に開示されたものがある。こ
の発明によれば、音名「Ｃ」がオンである全てのコード
パターンを記憶したコード表を備え、押鍵された音名ビ
ット情報を、音名「Ｃ」のところにオンになっているビ
ットがくるまでローテイトシフトした後、上記コードパ
ターンと比較して和音検出するようにしたものである。

【０００５】この発明によれば、ローテイトシフト動作
は一度だけで済むので処理時間が短くなるという利点が
ある。しかしながら、ローテイトシフト動作を行ったに
もかかわらず全ての音名ビットをアドレスとするコード
表を用いるので、コード表を記憶するメモリ、例えばＲ
ＯＭを有効に活用しているとは言えない。

【０００６】さらに、他の和音検出記憶装置として、特
公昭６２−２７７１７号公報に開示されたものがある。 これは全音名ビット情報を展開したコード表を備え、押
鍵された音名ビット情報をそのままアドレスとして用い
てコード表を参照し、直接和音を検出するというもので
ある。

【０００７】しかしながら、この発明においては、「２
１２」もの膨大なコード表を必要とするという問題があ
った。

【０００８】

【発明が解決しようとする課題】この発明は、上記事情
に鑑みてなされたもので、ＣＰＵが不得手とするローテ
イトシフトや比較の量を減らして和音検出処理の高速化
を図るとともに、プログラムやコード表を小さくできる
のでこれらを記憶するメモリの容量を小さくできる和音
検出記憶装置を提供することを目的とする。

【０００９】

【課題を解決するための手段】この発明の和音検出記憶
装置は、上記目的を達成するために、和音を構成する音
高を指定する音高指定手段と、該音高指定手段から出力
される音高情報に基づいて各音名の有無を検出する音名
検出手段と、該音名検出手段から出力される音名情報の
うちの１つの音名を抽出する音名抽出手段と、該音名抽
出手段で抽出された音名に基づいて、少なくとも１つの
音名を除いた音名ビット列を作成する音名ビット列作成
手段と、該音名ビット列作成手段で作成される音名ビッ
ト列の各パターンに対応して和音情報が記憶されたコー
ド表と、を具備し、前記音名ビット列作成手段で作成さ
れた音名ビット列を用いて前記コード表を検索し、和音
情報を読み出すことにより和音を検出することを特徴と
する。

【００１０】また、本発明の和音検出記憶装置は、同様
の目的で、和音を構成する音高を指定する音高指定手段
と、該音高指定手段から出力される音高情報に基づいて
各音名の有無を検出する音名検出手段と、該音名検出手
段から出力される音名情報を少なくとも２つの音名ビッ
ト列に分割する音名ビット列分割手段と、該音名ビット
列分割手段で分割された各音名ビット列の各パターンに
対応して、アドレス情報が記憶されたコード表と、和音
情報が記憶されたコード表と、を具備し、前記音名ビッ
ト列分割手段で分割して作成された所定の音名ビット列
を用いてアドレス情報が記憶されたコード表を少なくと
も１回参照し、得られたアドレス情報と他の音名ビット
列とを用いて和音情報が記憶されたコード表を検索し、
和音情報を読み出すことにより和音を検出することを特
徴とする。

【００１１】

【作用】本発明に係る第１の和音検出記憶装置は、和音
コードが成立するためにはコードルートを基準とすると
、音名ビット列の一部分は特定パターンになるという特
性を利用し、該特定パターンを除外した残りの音名ビッ
ト列でコード表を参照し、和音を検出するようにしてい
る。

【００１２】これにより、コード表の大きさを大幅に小
さくすることができる。例えば、１ビットの特定パター
ンが存在すると、この１ビットを除外することによりコ
ード表の大きさを半分にすることができ、２ビットの特
定パターンが存在すると、この２ビットを除外すること
によりコード表の大きさを４分の１にすることができる
。以下、同様に、特定パターンのビット数により、２の
階乗でコード表を小さくすることができる。

【００１３】本発明に係る第２の和音検出記憶装置は、
音名ビット列を２以上に分割し、各音名ビット列毎にア
ドレス情報又は和音情報を記憶したコード表を用意し、
少なくとも１回は分割された一の音名ビット列を用いて
コード表を参照し、この参照で得られたアドレス情報と
、分割された他の音名ビット列を用いて他の和音情報が
記憶されたコード表を参照して和音を検出するようにし
ている。

【００１４】これにより、各音名ビット列をローテイト
シフトする必要がなくなり、また、各音名ビット列のビ
ット数で指定できる容量を合計した容量のメモリを備え
れば済む。例えば、１２ビットの音名ビット列を８ビッ
トと４ビットとに分割すれば、本来、「２１２＝４０９
６」番地のメモリ容量を必要とするところ、計算上は、
「２８　＋２４　×２５６＝２５６＋４０９６＝４３５
２」番地のメモリ容量が必要であるが、「２８　」の中
に和音として有り得ないパターンが約半分存在するので
、「２４」を調べるのは半分程度で良く、メモリ容量が
削減される。したがって、この場合も、上記の場合と同
様に、コード表を小さくすることができる。

【００１５】

【実施例】図１は、本発明に係る和音検出記憶装置を包
含する電子楽器の全体的な構成を示す概略ブロック図で
ある。

【００１６】図において、１０はシリアル入出力を行う
インタフェース回路である。このインタフェース回路１
０は、本装置と外部装置との間でＭＩＤＩ（Ｍｕｓｉｃ
ａｌ　　Ｉｎ−ｓｔｒｕｍｅｎｔ　　Ｄｉｇｉｔａｌ　
　Ｉｎｔｅｒｆａｃｅ）情報の送受を行うものである。

【００１７】このインタフェース回路１０は、外部装置
側に「ＭＩＤＩ　　ＩＮ」端子と「ＭＩＤＩ　　ＯＵＴ
」端子とを有している。また、ＣＰＵ側はシステムバス
３０に接続されるようになっている。そして、外部装置
側は、規格化されたＭＩＤＩインタフェースにより、Ｃ
ＰＵ側は、キーコード（キーナンバ）により、それぞれ
情報の送受を行うようになっている。

【００１８】ここでキーナンバとは、各キーに割り当て
られた番号であってＭＩＤＩ規格に準じており、Ｃ−１
＝０、Ｃ０　＝１２、Ｃ１＝２４、Ｃ２　＝３６、…の
ように、１オクターブで「１２」づつ増加する数値であ
る。

【００１９】このインタフェース回路１０からは、割り
込み要求信号が出力されるようになっている。この割り
込み要求信号は、ＣＰＵ１６の割り込み端子ＩＮＴ２に
供給される。インタフェース回路１０は、この割り込み
信号をアクティブにすることにより、ＣＰＵ１６に割り
込みをかけ、ＲＡＭ１８内のＭＩＤＩバッファへの情報
転送を要求する。

【００２０】１１はキースイッチである。このキースイ
ッチ１１は、キーボードの各キーに対応して設けられて
おり、押鍵／離鍵によりオン／オフするスイッチである
。このキースイッチ１１の出力はキースキャン回路１２
に供給される。

【００２１】キースキャン回路１２は、キースイッチ１
１のオン／オフ状態を検出するものである。このキース
キャン回路１２で検出されたキースイッチ１１のオン／
オフ状態は、キーコード（キーナンバ）としてシステム
バス３０に出力される。また、このキースキャン回路１
２からは、割り込み要求信号が出力されるようになって
いる。この割り込み要求信号は、ＣＰＵ１６の割り込み
端子ＩＮＴ３に供給される。キースキャン回路１２は、
この割り込み要求信号をアクティブにすることにより、
ＣＰＵ１６に割り込みをかけ、ＲＡＭ１８内のマニュア
ルバッファへのキーナンバの転送を要求する。

【００２２】１３はパネルスイッチであり、図示しない
パネルに設けられた音色スイッチ、音量スイッチ等で構
成されている。このパネルスイッチ１３の出力は、パネ
ルスキャン回路１４に供給される。

【００２３】パネルスキャン回路１４は、パネルスイッ
チ１３のオン／オフ状態を検出するものである。このパ
ネルスキャン回路１４で検出されたパネルスイッチ１３
のオン／オフ状態は、該パネルスイッチ１３に対応した
ナンバ（トーンナンバ）としてシステムバス３０に出力
される。

【００２４】１５はタイマである。このタイマ１５は、
テンポスピードを制御するために使用される。このタイ
マ１５には、ＣＰＵ１６から任意のカウント値がセット
されるようになっている。このタイマ１５は、セットさ
れたカウント値の計数を終了した際に、割り込み要求信
号を発生する。このタイマ１５が出力する割り込み要求
信号は、ＣＰＵ１６の割り込み端子ＩＮＴ１に供給され
るようになっている。ＣＰＵ１６は、タイマ１５が発生
する割り込み要求信号のインターバルに同期するべく、
テンポスピードを制御する。

【００２５】ＣＰＵ１６は、この実施例の電子楽器の全
体を制御するとともに、和音検出記憶装置としての諸機
能を実現するものである。

【００２６】即ち、音高指定情報としてのキーナンバを
受け取ると、その時選択されている音色にて発音するべ
く、音源回路２１を駆動する。また、上記キーナンバに
基づき、和音情報や補正情報を検出し、自動演奏を行わ
せる。さらに、上記で検出した和音情報や補正情報を記
憶・再生する制御を行う。これらＣＰＵ１６の処理内容
については、後に詳細に説明する。

【００２７】１７はリードオンリメモリ（以下「ＲＯＭ
」という。）である。このＲＯＭ１７には、上記ＣＰＵ
１６を動作させるためのプログラム、和音を検出するた
めのコード表（詳細は後述する）等が記憶される。

【００２８】１８はランダムアクセスメモリ（以下「Ｒ
ＡＭ」という。）である。このＲＡＭ１８には、ＣＰＵ
１６の作業用のレジスタ、コードシーケンサ用の記憶エ
リア、ＭＩＤＩバッファ、マニュアルバッファ、ディス
クバッファ、ニューキーエリア、オールドキーエリア等
が定義されている。これらの詳細については、後述する
。

【００２９】１９はディスク駆動回路であり、ディスク
装置２０を制御するものである。このディスク駆動装置
１９は、ＭＩＤＩ入出力と同じ方法で、ディスク装置２
０に演奏情報を書き込み、また、ディスク装置２０から
演奏情報を読み出す処理を行う。この際、ディスク装置
２０を効率よく使用するために、ＲＡＭ１８上に設けら
れたディスクバッファを介してブロック単位（例えば、
２５６〜１０２４バイト）でデータ転送を行うようにな
っている。

【００３０】また、このディスク駆動回路１９からは、
割り込み要求信号が出力されるようになっている。この
割り込み要求信号は、ＣＰＵ１６の割り込み端子ＩＮＴ
４に供給される。ディスク駆動回路１９は、この割り込
み要求信号をアクティブにすることにより、ＣＰＵ１６
に割り込みをかけ、ＲＡＭ１８内のディスクバッファへ
のデータの転送を要求する。

【００３１】２１は音源回路である。この音源回路２１
は、ＣＰＵ１６によってアサインされた３２チャネルの
キーナンバとトーンナンバとに基づき、デジタル楽音信
号を時分割で生成するものである。この音源回路２１で
生成されたデジタル楽音信号は、Ｄ／Ａ変換器２２に供
給される。

【００３２】Ｄ／Ａ変換器２２は、入力されたデジタル
楽音信号をアナログ楽音信号に変換するものである。こ
のＤ／Ａ変換器２２で変換されたアナログ楽音信号は、
サウンドシステム２３に供給されるようになっている。

【００３３】サウンドシステム２３は、入力された電気
信号としてのアナログ楽音信号を音響信号に変換するも
のである。つまり、サウンドシステム２３は、例えばス
ピーカやヘッドホン等に代表される音響発生手段であり
放音を行うものである。

【００３４】上記インタフェース回路１０、キースキャ
ン回路１２、パネルスキャン回路１４、タイマ１５、Ｃ
ＰＵ１６、ＲＯＭ１７、ＲＡＭ１８、ディスク駆動回路
１９及び音源回路２１は、システムバス３０を介して相
互に接続されるようになっている。

【００３５】次に、上記構成において、動作を説明する
。図２は本発明の実施例に係る和音検出記憶装置のメイ
ンフローチャートを示す。

【００３６】先ず、電源投入又はリセット操作が行われ
ると、イニシャライズが行われる（ステップＳ１００）
。このイニシャライズ処理では、各種ハードウエアの初
期化、初期値設定、ＲＡＭ１８の内容の初期化等が行わ
れる。

【００３７】次いで、ＲＥＣスイッチのオンイベントが
あるか否かが調べられる（ステップＳ１０１）。このＲ
ＥＣスイッチは、パネルスイッチ１３の中の１つのスイ
ッチである。このＲＥＣスイッチは、後に行う和音検出
処理（ステップＳ１１２）で検出した和音情報を、ＲＡ
Ｍ１８内のコードシーケンサに記憶するか否かを指示す
るスイッチである。

【００３８】このステップＳ１０１で、ＲＥＣスイッチ
のオンイベントがあったことが判断されると、ＲＥＣフ
ラグを「１」、ＰＬＹフラグを「０」にセットする（ス
テップＳ１０２）。このＲＥＣフラグ、ＰＬＹフラグは
、ＲＡＭ１８内の所定領域に定義されるフラグである。 一方、ＲＥＣスイッチのオンイベントがなかったことが
判断されると、上記ステップＳ１０２はスキップされる
。

【００３９】次いで、ＰＬＹスイッチのオンイベントが
あるか否かが調べられる（ステップＳ１０３）。このＰ
ＬＹスイッチも、パネルスイッチ１３の中の１つのスイ
ッチである。このＰＬＹスイッチは、ＲＡＭ１８内のコ
ードシーケンサに記憶されている和音情報をテンポスピ
ードに合わせて再生するか否かを指示するスイッチであ
る。

【００４０】このステップＳ１０３で、ＰＬＹスイッチ
のオンイベントがあったことが判断されると、ＰＬＹフ
ラグを「１」、ＲＥＣフラグを「０」にセットする（ス
テップＳ１０４）。一方、ＰＬＹスイッチのオンイベン
トがなかったことが判断されると、上記ステップＳ１０
４はスキップされる。

【００４１】以上の処理から理解できるように、ＰＬＹ
フラグとＲＥＣフラグは同時に「１」になることはなく
、したがって、検出した和音情報の記憶と、記憶された
和音情報の再生を同時に行うことはできない。

【００４２】次いで、ＳＴＡＲＴスイッチのオンイベン
トがあるか否かが調べられる（ステップＳ１０５）。こ
のＳＴＡＲＴスイッチは、パネルスイッチ１３の中の１
つのスイッチである。このＳＴＡＲＴスイッチは、和音
を検出して記憶する処理（ＲＥＣ）又は記憶された和音
情報を再生する処理（ＰＬＹ）を開始するか否かを指示
するスイッチである。

【００４３】このステップＳ１０５で、ＳＴＡＲＴスイ
ッチのオンイベントがあったことが判断されると、ＲＵ
Ｎフラグを「１」にセットする（ステップＳ１０６）。 このＲＵＮフラグは、ＲＡＭ１８内の所定領域に定義さ
れるフラグである。また、ＲＡＭ１８内のコードシーケ
ンサのポインタＰＮＴ及びタイマカウンタＴＩＭＮをゼ
ロにクリアする（ステップＳ１０７）。ポインタＰＮＴ
は、現在読出中又は記録中のコードシーケンサのデータ
位置を指すものである。またタイマカウンタＴＩＭＮは
、タイマ１５からの割り込み要求信号に応じて、ＲＵＮ
中であるという条件で、インクリメントされるカウンタ
である（図１５（Ａ）参照）。これらは何れもＲＡＭ１
８内に設けられる。

【００４４】一方、ＳＴＡＲＴスイッチのオンイベント
がなかったことが判断されると、上記ステップＳ１０６
、Ｓ１０７はスキップされる。

【００４５】次いで、キーデータのミキシング処理を行
う（ステップＳ１０８）。このキーデータのミキシング
処理は、ＭＩＤＩ入力キーナンバとマニュアル入力キー
ナンバ及びディスク再生キーナンバの論理和をとる処理
である。ＭＩＤＩ入力キーナンバとマニュアル入力キー
ナンバ及びディスク再生キーナンバは、それぞれ、ＲＡ
Ｍ１８のＭＩＤＩバッファ、マニュアルバッファ及びデ
ィスクバッファに記憶されている。このミキシング処理
により、キーナンバ０〜１２７に対する新たなキー情報
が、ＲＡＭ１８内のニューキーエリアに作成される。

【００４６】次いで、キーイベントの有無が調べられる
（ステップＳ１０９）。これは、ＲＡＭ１８内のニュー
キーエリアの内容とオールドキーエリアの内容との排他
的論理和をとり、その結果がゼロであるか否かを調べる
ことにより行われる。したがって、ＭＩＤＩ入力キーナ
ンバとマニュアル入力キーナンバ及びディスク再生キー
ナンバのキーイベントが共通に調べられることになる。

【００４７】ここで、キーイベントがなかったことが判
断されると、処理シーケンスはステップＳ１１６へ移る
。即ち、和音検出処理、ＲＥＣ処理等は行われない。 一方、キーイベントがあったことが判断されると、キー
イベントがあったキーのキーナンバが、スプリットポイ
ント（ＳＰ）のキーナンバ以下であるか否かが調べられ
る（ステップＳ１１０）。

【００４８】ここで、スプリットポイント（ＳＰ）とは
、和音検出を行うキーボードの境界を示すキーナンバで
ある。通常、このスプリットポイント以下のキーナンバ
を有する領域が和音エリアのキーとなり、和音検出の対
象となる。したがって、和音検出を行う場合、そのキー
ナンバが、スプリットポイントの上であるか下であるか
を判別する必要がある。勿論、全キー領域において和音
を検出する場合があるが、この時は、ＳＰ＝１２７に設
定すれば良い。このスプリットポイントは、通常、可変
にできるように構成される。

【００４９】上記ステップＳ１１０で、キーイベントが
あったキーのキーナンバが、スプリットポイント（ＳＰ
）のキーナンバより大きいことが判断されると、以下の
和音検出処理、ＲＥＣ処理は行われずに、処理シーケン
スはステップＳ１１５へ移る。したがって、通常のキー
押下による発音処理（ステップＳ１１５）が行われるこ
とになる。

【００５０】一方、スプリットポイント（ＳＰ）のキー
ナンバ以下であることが判断されると、ノートチャネル
アサイン処理が実行される（ステップＳ１１１）。ここ
で、ノートチャネルアサインとは、和音は特別の１２個
の各ノートに対応した発音チャネルを余分に有し、同じ
音名（ノート）に関しては、１音しか発音できないとす
る処理である。このノートチャネルアサインは、自動伴
奏（オートアカンパニメント、オートアルペジオ）に使
用され、適宜タイミングで刻まれる。

【００５１】次いで、和音検出処理が実行される（ステ
ップＳ１１２）。この和音検出処理の詳細については、
後述する。

【００５２】次いで、「ＲＥＣ＝１且つＲＵＮ＝１」で
あるか否かが調べられる（ステップＳ１１３）。つまり
、和音情報の記憶を行うべきことが指定されているか否
かが調べられる。そして、和音情報の記憶を行うべきこ
とが指定されていることが判断されると、ＲＥＣ処理を
行う（ステップＳ１１４）。つまり、検出した和音情報
を、ＲＡＭ１８内のコードシーケンサに記憶する処理を
行う。このＲＥＣ処理の詳細については後述する。一方
、ステップＳ１１３で、和音情報の記憶を行うべきこと
が指定されていないことが判断されると、このＲＥＣ処
理はスキップされる。

【００５３】次いで、発音制御処理が行われる（ステッ
プＳ１１５）。この発音制御処理は、キーイベントがあ
ったキーナンバが、スプリットポイントの上か下かによ
り、アッパー音色かロワー音色かを選択して、キーイベ
ントに応じた発音を行うものである。即ち、キーのオン
イベントであれば、そのキーをいずれかのチャネルにア
サインして発音を開始させ、オフイベントであれば、対
応するキーナンバのチャネルを捜し出して発音をリリー
ス状態に移行させる。

【００５４】次いで、「ＰＬＹ＝１且つＲＵＮ＝１」で
あるか否かが調べられる（ステップＳ１１６）。つまり
、和音情報の再生が指定されているか否かが調べられる
。そして、和音情報の再生が指定されていることが判断
されると、ＰＬＹ処理を行い、ＲＡＭ１８内のコードシ
ーケンサに記憶された和音情報を再生する（ステップＳ
１１７）。このＰＬＹ処理の詳細については後述する。

【００５５】このＰＬＹ処理で、上記ステップＳ１１１
で行ったノートチャネルアサイン処理と同様の処理が行
われると、次いで、上記ステップＳ１１５で行ったと同
様の発音制御が行われる（ステップＳ１１８）。

【００５６】一方、ステップＳ１１６で、和音情報の再
生が指定されていないことが判断されると、このＰＬＹ
処理（ステップＳ１１７）及び発音制御処理（ステップ
Ｓ１１８）はスキップされる。

【００５７】次いで、「その他の処理」が行われる（ス
テップＳ１１９）。この「その他の処理」では、本発明
に直接関係しない上述以外の処理、例えばパネル処理、
ＭＩＤＩ出力処理、ディスク装置書込み処理、その他の
自動演奏処理（オートベース処理等）等が行われる。そ
の後、ステップＳ１０１に戻り、以下同様の処理が繰り
返し実行される。

【００５８】なお、上記自動演奏処理は、後述するＣＯ
ＤＯレジスタとＲＯＴＯレジスタの内容及びノートチャ
ネルアサインの内容を参照して行われる。

【００５９】次に、上記メインルーチンのステップＳ１
１２で行われる和音検出処理の詳細について説明する。

【００６０】図３及び図４は、和音検出処理の第１の実
施例を示すフローチャートである。

【００６１】先ず、和音エリアのキーナンバのうち、最
高音のノートナンバをＨＩＧＢレジスタに、最低音のノ
ートナンバをＬＯＷＢレジスタに入れる（ステップＳ２
００）。ここでＨＩＧＢレジスタ、ＬＯＷＢレジスタは
、ＲＡＭ１８に定義されるレジスタである。これらＨＩ
ＧＢレジスタ、ＬＯＷＢレジスタには、オクターブナン
バも同時に入れられる。

【００６２】ここで、ノートナンバとは、Ｃ　　＝００
００Ｂ　、 Ｃ♯＝０００１Ｂ　、 Ｄ　　＝００１０Ｂ　、 Ｄ♯＝００１１Ｂ　、 Ｅ　　＝０１００Ｂ　、 Ｆ　　＝０１０１Ｂ　、 Ｆ♯＝０１１０Ｂ　、 Ｇ　　＝０１１１Ｂ　、 Ｇ♯＝１０００Ｂ　、 Ａ　　＝１００１Ｂ　、 Ａ♯＝１０１０Ｂ　、 Ｂ　　＝１０１１Ｂ　である。ここで、添字の「Ｂ　」
は２進数であることを示し、以下、同様の意味で用いる
。

【００６３】また、オクターブナンバは、Ｂ１　以下　
　＝００Ｂ　、 Ｃ２　〜Ｂ２　＝０１Ｂ　、 Ｃ３　〜Ｂ３　＝１０Ｂ　、 Ｃ４　以上　　＝１１Ｂ　である。

【００６４】次いで、和音エリアのキーのオン／オフ状
態について、各オクターブ間で論理和をとり、その結果
をビット列としてＢＩＴＢレジスタに入れる（ステップ
Ｓ２０１）。ＢＩＴＢレジスタは、図５に示すような、
ＲＡＭ１８に定義される１２ビットのレジスタである。

【００６５】次いで、ＢＩＴＢレジスタの内容が全てゼ
ロであるか否か、つまり、和音エリアに、オンになって
いるキーが１個もないか否かが調べられる（ステップＳ
２０２）。

【００６６】そして、全てゼロであることが判断される
と、ＣＯＤＢレジスタを「０」に、ＲＯＴＢレジスタを
「ＦＨ　」に（添字の「Ｈ　」は１６進数であることを
示す。以下、同様。）、ＰＯＳＢレジスタを「００Ｂ　
」にセットし、さらに、ＢＩＴＯレジスタを「０」にし
（ステップＳ２０３）、その後、本和音検出ルーチンか
らリターンする。

【００６７】ここで、ＣＯＤＢレジスタ、ＲＯＴＢレジ
スタ、ＰＯＳＢレジスタ、ＢＩＴＯレジスタの各レジス
タは、ＲＡＭ１８に定義されるレジスタである。

【００６８】ＣＯＤＢレジスタは、コードタイプを記憶
するレジスタである。コードタイプは、表１の右側部に
示す７種類があり、それぞれ「０〜７」のコード値で表
される。このＣＯＤＢレジスタに「０」を入れるという
ことは、和音エリアにキーオンが１つもないということ
を意味する。

【００６９】

【表１】 ＲＯＴＢレジスタは、コードルートを記憶するレジスタ
である。コードルートは、ノートナンバと同じコードで
表され、Ｃ＝００００Ｂ　、Ｃ♯＝０００１Ｂ　、Ｄ＝
００１０Ｂ　、…、Ｂ＝１０１１Ｂ　の１２種類がある
。このＲＯＴＢレジスタに「ＦＨ　」を入れるというこ
とは、対応するコードルートが存在しないということを
意味する。

【００７０】ＰＯＳＢレジスタは、補正音を記憶するレ
ジスタである。このＰＯＳＢレジスタに「００Ｂ　」を
入れるということは、後述する補正音がないことを意味
する。

【００７１】ＢＩＴＯレジスタは、今回の和音検出処理
で得たビット列、つまりＢＩＴＢの内容を格納するレジ
スタであり、次回の和音検出処理において参照される。

【００７２】上記ステップＳ２０２で、ＢＩＴＢレジス
タの内容が全てゼロでない、つまり和音エリアに何らか
のキーオンがあったことが判断されると、ＲＴＡＴレジ
スタをクリアする（ステップＳ２０４）。このＲＴＡＴ
レジスタは、ＲＡＭ１８に定義されるレジスタであり、
ビット列をローテイトシフトした回数を記憶するもので
ある。

【００７３】次いで、ＢＩＴＢレジスタの内容をＢＩＴ
Ａレジスタに入れる（ステップＳ２０５）。このＢＩＴ
Ａレジスタは、ＲＡＭ１８に定義されるレジスタであり
、ビット列をローテイトシフトするための作業用のレジ
スタである。

【００７４】そして、このＢＩＴＡレジスタの下位３ビ
ットが「００１Ｂ　」であるか否かを調べる（ステップ
Ｓ２０６）。これは、表１に示すように、コードが成立
する場合は、下位３ビットが「００１Ｂ　」になること
に着目したものである。なお、全てゼロの場合は、上記
ステップＳ２０２で調べられて既に除外されている。

【００７５】このステップＳ２０６で、ＢＩＴＡレジス
タの下位３ビットが「００１Ｂ　」でないことが判断さ
れると、ＲＴＡＴレジスタの内容をインクリメントし（
ステップＳ２０７）、その後、ＢＩＴＡレジスタを１ビ
ット分ローテイトシフトする（ステップＳ２０８）。こ
のローテイトシフトの方向は、左右いずれであっても良
い。

【００７６】次いで、ＲＴＡＴレジスタの内容が「１２
」になったか否か、つまり、ＢＩＴＡレジスタを１２回
ローテイトシフトしたか（一巡したか）否かを調べる（
ステップＳ２０９）。そして、「１２」でなければステ
ップＳ２０６へ戻り、ステップＳ２０６〜Ｓ２０９の動
作を繰り返す。

【００７７】この繰り返し実行過程において、ステップ
Ｓ２０９で、「１２」になったことが判断されると、和
音コードが成立しなかったものと判断し、ステップＳ２
１０以下のコード不成立の場合の処理を実行する。

【００７８】即ち、先ず、ＣＯＤＢレジスタ及びＲＯＴ
Ｂレジスタのそれぞれに「ＦＨ　」を入れる（ステップ
Ｓ２１０）。ここで、ＣＯＤＢレジスタの内容が「ＦＨ
　」であることは、和音エリアでのキーオンはあったが
、コードが成立しなかったことを意味する。

【００７９】次いで、ＢＩＴＢレジスタの内容と、前回
の和音検出処理で得たビット列が入っているＢＩＴＯレ
ジスタの内容との排他的論理和（図中、記号「∀」で示
す。）をとり、結果をＢＩＴＸレジスタに格納する。そ
の後、ＢＩＴＢレジスタの内容をＢＩＴＯレジスタに入
れる（ステップＳ２１１）。ここで、ＢＩＴＸレジスタ
は、ＲＡＭ１８に定義されるレジスタであり、前回のビ
ット列に対し、今回のビット列中で変化があったビット
を記憶するものである。上記排他的論理和をとることに
より、変化があったビットが「１」として、ＢＩＴＸレ
ジスタに記憶されることになる。

【００８０】次いで、図６（Ｂ）に示す形式のデータが
作成されることになる。これらのデータが格納される各
レジスタは何れもＲＡＭ１８に定義される。即ち、ＢＩ
ＴＸレジスタで「１」となっているビットをノートナン
バに変換してＮＯＴＢレジスタに入れる（ステップＳ２
１２）。ＮＯＴＢレジスタは、ノートナンバを記憶する
レジスタである。

【００８１】次いで、ＢＩＴＸレジスタで「１」となっ
たビットが、今回新たにオンになったのかオフになった
のかを、ＢＩＴＢレジスタを参照することにより判断し
、その結果をＯＮ／ＯＦレジスタに入れる（ステップＳ
２１３）。

【００８２】次いで、ＮＯＴＢレジスタと、ＨＩＧＢレ
ジスタ及びＬＯＷＢレジスタとを比較して補正音を作成
しＰＯＳＢレジスタに入れる（ステップＳ２１４）。即
ち、ＮＯＴＢレジスタの内容とＨＩＧＢレジスタの内容
及びＬＯＷＢレジスタの内容とが同じであるか否かを調
べ、下記の条件により２ビットのデータを作成してＰＯ
ＳＢレジスタに記憶する。

【００８３】■ＮＯＴＢ＝ＨＩＧＢであれば、ＰＯＳＢ
＝１０Ｂ　（最高音） ■ＮＯＴＢ＝ＬＯＷＢであれば、ＰＯＳＢ＝０１Ｂ　（
最低音） ■上記のいずれでもない場合は、ＰＯＳＢ＝１１Ｂ　（
中間音） なお、補正ノートなしの場合は、ＰＯＳＢ＝００Ｂ　が
入れられる。

【００８４】次いで、ＬＯＷＢレジスタのオクターブナ
ンバを取り出し、ＯＣＴＢレジスタに入れる（ステップ
Ｓ２１５）。

【００８５】次いで、ＯＣＴＢレジスタの内容をＯＣＴ
Ｏレジスタに入れる（ステップＳ２１６）。ここで、Ｏ
ＣＴＯレジスタは、ＲＡＭ１８に定義されるレジスタで
あり、前回の和音検出処理で得たオクターブナンバを格
納しているレジスタである。そして、このステップＳ２
１６の処理を終了後、本和音検出ルーチンをリターンす
る。以上でコードが成立しなかった場合の処理を終了す
る。

【００８６】一方、上記ステップＳ２０６で、ＢＩＴＡ
レジスタの下位３ビットが「００１Ｂ　」であることが
判断されると、図６（Ａ）に示す形式のデータが作成さ
れることになる。即ち、ＢＩＴＡレジスタの下位３ビッ
トを除く９ビットからなるビット列を作成する（ステッ
プＳ２１７）。例えば、ＢＩＴＡレジスタの内容が、

【
００８７】ＢＩＴＡ＝「００００１００１０００１」で
あったなら、 ビット列＝「００００１００１０」という９ビットのビ
ット列を得る。

【００８８】次いで、該ビット列をアドレスとして、例
えば表２に示すように構成されたコード表を参照し、対
応するアドレスから読み出したコードタイプ、準コード
ルートをそれぞれＣＯＤＢレジスタ、ＲＯＴＢレジスタ
に入れる（ステップＳ２１８）。つまり、コードが成立
しなければ「ＦＦＨ　」が、コードが成立すれば、コー
ドタイプ０〜７と準コードルート０〜ＢＨ　が得られる
ので、上位４ビットのコードタイプをＣＯＤＢレジスタ
へ、下位４ビットの準コードルートをＲＯＴＢレジスタ
に入れる。

【００８９】

【表２】 次いで、ＣＯＤＢレジスタ、ＲＯＴＢレジスタの内容が
双方共「ＦＨ　」であるか否かを調べる（ステップＳ２
１９）。即ち、コード不成立であるか否かを調べる。

【００９０】ここで、ＣＯＤＢレジスタ、ＲＯＴＢレジ
スタの内容が双方共「ＦＨ　」であることが判断される
と、コード不成立であったことを認識し、ステップＳ２
１１へ分岐する。ステップＳ２１１以降の処理は上述し
た通りであるので、ここでは説明を省略する。

【００９１】一方、ステップＳ２１９で、ＣＯＤＢレジ
スタの内容、又はＲＯＴＢレジスタの内容のいずれかが
「ＦＨ　」でないことが判断されると、表２を参照して
得られたＲＯＴＢレジスタの準コードルートと、先にロ
ーテイトシフトした際に、その回数を記憶しているＲＴ
ＡＴレジスタの内容を加算し、結果をＲＯＴＢレジスタ
に入れる（ステップＳ２２０）。但し、この加算結果が
「１２」より大きい値になったときは、「１２」を減算
する。これにより、ＲＯＴＢレジスタ内に本当のコード
ルート（正コードルート）が得られることになる。

【００９２】次いで、ＣＯＤＢレジスタの内容をＣＯＤ
Ｏレジスタに、ＲＯＴＢレジスタの内容をＲＯＴＯレジ
スタに、ＢＩＴＢレジスタの内容をＢＩＴＯレジスタに
、それぞれ格納する（ステップＳ２２１）。

【００９３】次いで、和音エリアのキーオンの中で、最
低音のノートが何であったかを少ないビット数（２ビッ
ト）で表す処理を行う（ステップＳ２２２）。

【００９４】即ち、表１において、正コードルート（Ｒ
ＯＴＢレジスタに記憶されている）に対して、どれだけ
離れた位置に最低音のノート（ＬＯＷＢレジスタ）が存
在するかを調べる。

【００９５】実際には、ＲＯＴＢレジスタの内容からＬ
ＯＷＢレジスタの内容を減算し、結果が「１２」以上で
あれば「１２」を減じ、結果が負であれば「１２」を加
算してＳＵＢＴレジスタに入れる。そして、ＳＵＢＴレ
ジスタに得られた値「０〜１１」を、下記のように分類
してＭＩＮＢレジスタに入れる。

【００９６】 ■ＳＵＢＴレジスタの内容が０、１、２の時、ＭＩＮＢ
レジスタ←００Ｂ　 ■ＳＵＢＴレジスタの内容が３、４、５の時、ＭＩＮＢ
レジスタ←０１Ｂ　 ■ＳＵＢＴレジスタの内容が６、７、８の時、ＭＩＮＢ
レジスタ←１０Ｂ　 ■ＳＵＢＴレジスタの内容が９、１０、１１の時、ＭＩ
ＮＢレジスタ←１１Ｂ　 これは、表１から明らかなように、コードルートを基準
として３音ずつに４等分すると、各ブロックにはキーオ
ンが１つしかないという特性を利用したものである。

【００９７】このＭＩＮＢレジスタに格納すべき値をさ
らに確実に得るために、コードルートからキーオンの数
を数え、それがＬＯＷＢレジスタのノートと同じになっ
た時の値を用いるように構成しても良い。

【００９８】次いで、ＬＯＷＢレジスタのオクターブナ
ンバを、ＯＣＴＢレジスタに入れる（ステップＳ２２３
）。

【００９９】そして、ＯＣＴＯレジスタの内容とＯＣＴ
Ｂレジスタの内容とを比較することにより、前回の和音
検出処理が行われた際に得られたオクターブナンバから
、今回得られたオクターブナンバが変化しているか否か
を調べる（ステップＳ２２４）。

【０１００】そして、変化していないことが判断される
と、ステップＳ２２７へ分岐し、ＰＯＳＢレジスタの内
容を「１１Ｂ　」にセットし、オクターブ変更はないこ
とを伝えてリターンする。この際のＰＯＳＢレジスタの
値は、中間音であることを示す本来の意味ではなく、オ
クターブ変更がないことを伝える特殊な意味で使用され
る。

【０１０１】一方、上記ステップＳ２２４でオクターブ
ナンバが変化していることが判断されると、ＰＯＳＢレ
ジスタの内容を「００Ｂ　」にセットする（ステップＳ
２２５）。これは、オクターブ変更があり、補正ノート
はないことを表す。

【０１０２】次いで、ＯＣＴＢレジスタの内容をＯＣＴ
Ｏレジスタに入れ（ステップＳ２２６）、その後、この
和音検出ルーチンをリターンする。

【０１０３】以上説明した和音検出処理の第１の実施例
では、ビット列の下位３ビットに注目してビット列パタ
ーンをチェックしたが、これに限定されるものでなく、
例えば上位の３ビットでも良く、さらに、その他の任意
の３ビットでも良い。

【０１０４】また、ビットパターンとしてチェックする
ビット数も３ビットに限定されるものでなく、例えば下
位２ビットを「０１Ｂ　」とし、同じビットパターンが
見つかった時点で、その他の１０ビットをアドレスとし
て、表２よりも１ビット多いアドレスで構成されるコー
ド表を参照してコード成立の有無をチェックすることも
可能である。

【０１０５】また、下位１ビットの「１」の状態を検出
して、その他の１１ビットをアドレスとして、表２より
も２ビット多いアドレスで構成されるコード表を参照し
てコード成立の有無をチェックすることも可能である。

【０１０６】さらに、上記実施例では、ビットパターン
中に必ず「１」が存在したが、「００Ｂ　」というビッ
トパターンをチェックして残り１０ビットのコード表を
参照してコード成立の有無をチェックすることも可能で
ある。

【０１０７】以上、要するに、１２ビットのフルパター
ンから１ビット以上を除外したパターン表を参照するよ
うに構成することで、コード表の大きさを小さくするこ
とができ、メモリ容量の減少を図ることができる。

【０１０８】次に、和音検出ルーチンの第２の実施例に
ついて、図７及び図８のフローチャートを参照しながら
説明する。

【０１０９】図において、ステップＳ２５０、２５１は
、上記第１の実施例のステップＳ２００、Ｓ２０１と同
じである。即ち、和音エリアのキーナンバのうち、最高
音のノートナンバをＨＩＧＢレジスタに、最低音のノー
トナンバをＬＯＷＢレジスタに入れる（ステップＳ２５
０）。このＨＩＧＢレジスタ、ＬＯＷＢレジスタは、オ
クターブナンバも同時に入れられる。

【０１１０】次いで、和音エリアのキーのオン／オフ状
態について、各オクターブ間で論理和をとり、その結果
をビット列としてＢＩＴＢレジスタに入れる（ステップ
Ｓ２５１）。

【０１１１】次いで、ＢＩＴＢレジスタの内容を２つに
分けて上位ビット列をＢＩＴＨレジスタに、下位ビット
列をＢＩＴＬレジスタに入れる（ステップＳ２５２）。 ＢＩＴＨレジスタ、ＢＩＴＬレジスタの一例を図９に示
す。

【０１１２】同図では、ＢＩＴＨレジスタとしてＢＩＴ
Ｂレジスタの上位４ビット、ＢＩＴＬレジスタとしてＢ
ＩＴＢレジスタの下位８ビットを記憶するように構成し
たが、この分け方は任意である。即ち、ＢＩＴＨレジス
タ、ＢＩＴＬレジスタの各ビット数は任意であり、ビッ
トの並び方も任意に構成して良い。さらに、２分割に限
定されず、３分割さらにはそれ以上の数に分割しても良
い。

【０１１３】次いで、ＢＩＴＬレジスタの内容をアドレ
スとして、例えば表３に示すように構成される第１コー
ド表を参照し、該当情報を読み出してＲＥＦＡレジスタ
に入れる（ステップＳ２５３）。

【０１１４】

【表３】 この第１コード表は、下位ビット列だけでコードとして
成立する可能性のあるパターンには、残りの上位ビット
列を参照するためのヘッドアドレスが格納されている。 一方、下位ビット列だけで見ても既にコードとして成立
する可能性がない場合は、不成立として「ＦＦＨ　」が
格納されている。

【０１１５】次に、ＲＥＦＡレジスタの内容を参照して
「ＦＦＨ　」であるか否かを調べる（ステップＳ２５４
）。ここで、「ＦＦＨ　」であることが判断されると、
和音コードが成立しなかったものと判断し、コード不成
立の場合の処理を実行する。

【０１１６】即ち、先ず、ＣＯＤＢレジスタ及びＲＯＴ
Ｂレジスタのそれぞれに「ＦＨ　」を入れる（ステップ
Ｓ２５５）。ここで、ＣＯＤＢレジスタの内容が「ＦＨ
　」であることは、演奏エリアでのキーオンはあったが
、コードが成立しなかったことを意味する。

【０１１７】次いで、ＢＩＴＢレジスタの内容と、前回
の和音検出処理で得たビット列が入っているＢＩＴＯレ
ジスタとの排他的論理和をとり、結果をＢＩＴＸレジス
タに格納する。その後、ＢＩＴＢレジスタの内容をＢＩ
ＴＯレジスタに入れる（ステップＳ２５６）。これによ
り、変化があったビットが「１」として、ＢＩＴＸレジ
スタに記憶されることになる。

【０１１８】次いで、図１１（Ｂ）に示す形式のデータ
が作成されることになる。即ち、ＢＩＴＸレジスタで「
１」となったビットが存在するグループの番号（グルー
プナンバ）をＢＧＲＰレジスタに入れる（ステップＳ２
５７）。ＢＧＲＰレジスタは、ＲＡＭ１８に定義される
レジスタである。

【０１１９】このＢＧＲＰレジスタに入れられるデータ
は、下記のように定義される。

【０１２０】 ■ＢＧＲＰレジスタ＝００Ｂ　：　　Ｄ　　，Ｃ♯，Ｃ
■ＢＧＲＰレジスタ＝０１Ｂ　：　　Ｆ　　，Ｅ　　，
Ｄ♯■ＢＧＲＰレジスタ＝１０Ｂ　：　　Ｇ♯，Ｇ　　
，Ｆ♯■ＢＧＲＰレジスタ＝１１Ｂ　：　　Ｂ　　，Ａ
♯，Ａ次いで、ＢＩＴＢレジスタの中で、ＢＧＲＰのグ
ループナンバに対応したビット列を選択し、ＢＰＴＮレ
ジスタに格納する（ステップＳ２５８）。

【０１２１】そして、ＢＩＴＸレジスタの中で、「１」
であるノートナンバαと、ＨＩＧＢレジスタ及びＬＯＷ
Ｂレジスタとを比較して補正音を作成しＰＯＳＢレジス
タに入れる（ステップＳ２５９）。即ち、ＢＩＴＸレジ
スタの内容とＨＩＧＢレジスタ内容及びＬＯＷＢレジス
タ内容とが同じであるか否かを調べ、下記の条件により
ＰＯＳＢレジスタに記憶するデータを作成する。

【０１２２】■α＝ＨＩＧＢであれば、ＰＯＳＢ＝１０
Ｂ　（最高音） ■α＝ＬＯＷＢであれば、ＰＯＳＢ＝０１Ｂ　（最低音
）■上記のいずれでもない場合は、ＰＯＳＢ＝１１Ｂ　
（中間音） なお、補正ノートなしの場合は、ＰＯＳＢ＝００Ｂ　が
入れられる。

【０１２３】次いで、ＨＩＧＢレジスタのオクターブナ
ンバを取り出し、ＯＣＴＢレジスタに入れる（ステップ
Ｓ２６０）。

【０１２４】次いで、ＯＣＴＢレジスタの内容をＯＣＴ
Ｏレジスタに入れる（ステップＳ２６１）。そして、こ
のステップＳ２６１の処理を終了後、本和音検出ルーチ
ンをリターンする。

【０１２５】一方、上記ステップＳ２５４で、ＲＥＦＡ
レジスタの内容が「ＦＦＨ　」でないことが判断される
と、図１１（Ａ）に示す形式のデータが作成されること
になる。即ち、ＢＩＴＡレジスタの内容が「ＦＦＨ　」
でなければ、残りのビット列のパターン次第ではコード
が成立する可能性があるので、ＲＥＦＡレジスタの内容
を高位アドレス、残りのビット列（ＢＩＴＨレジスタの
内容）を下位アドレスとして表４に示すように構成され
た第２コード表を参照し、該当データを読み出す。

【０１２６】

【表４】 そして、読み出したデータの上位４ビット（コードタイ
プ）をＣＯＤＢレジスタに、下位４ビット（コードルー
ト）をＲＯＴＢレジスタに入れる（ステップＳ２６２）
。

【０１２７】次いで、ＣＯＤＢレジスタ、ＲＯＴＢレジ
スタの内容が双方共「ＦＨ　」であるか否かを調べる（
ステップＳ２６３）。即ち、コード不成立であるか否か
を調べる。

【０１２８】ここで、ＣＯＤＢレジスタ、ＲＯＴＢレジ
スタの内容が双方共「ＦＨ　」であることが判断される
と、コード不成立であることを認識し、ステップＳ２５
６へ分岐する。ステップＳ２５６以降の処理は上述した
通りであるので、ここでは説明を省略する。

【０１２９】一方、ステップＳ２６３で、ＣＯＤＢレジ
スタの内容、又はＲＯＴＢレジスタの内容のいずれかが
「ＦＨ　」でないことが判断されると、ＣＯＤＢレジス
タの内容をＣＯＤＯレジスタに、ＲＯＴＢレジスタの内
容をＲＯＴＯレジスタに、ＢＩＴＢレジスタの内容をＢ
ＩＴＯレジスタに、それぞれ格納する（ステップＳ２６
４）。

【０１３０】次いで、和音エリアのキーオンの中で、最
低音のノートが何であったかを少ないビット数（２ビッ
ト）で表す処理、つまりコードルート（ＲＯＴＢレジス
タの内容）と最低音（ＬＯＷＢレジスタの内容）との差
を検出する処理を行う（ステップＳ２６５）。この処理
は、上記第１実施例のステップＳ２２２と同じ処理であ
るので、詳細は省略する。

【０１３１】次いで、ＬＯＷＢレジスタのオクターブナ
ンバを、ＯＣＴＢレジスタに入れる（ステップＳ２６６
）。

【０１３２】そして、ＯＣＴＯレジスタの内容とＯＣＴ
Ｂレジスタの内容とを比較することにより、前回の和音
検出処理が行われた際に得られたオクターブナンバから
、今回得られたオクターブナンバが変化しているか否か
を調べる（ステップＳ２６７）。

【０１３３】そして、変化していないことが判断される
と、ステップＳ２７０へ分岐し、ＰＯＳＢレジスタの内
容を「１１Ｂ　」にセットし、オクターブ変更はないこ
とを伝えてリターンする。ここでのＰＯＳＢレジスタの
値は、中間音であることを示す本来の意味ではなく、オ
クターブ変更がないことを伝える特殊な意味で使用され
る。

【０１３４】一方、上記ステップＳ２６７でオクターブ
ナンバが変化していることが判断されると、ＰＯＳＢレ
ジスタの内容を「００Ｂ　」にセットする（ステップＳ
２６８）。これは、オクターブナンバの修正はあるが、
補正ノートはないことを意味する。

【０１３５】次いで、ＯＣＴＢレジスタの内容をＯＣＴ
Ｏレジスタに入れ（ステップＳ２６９）、その後、この
和音検出ルーチンをリターンする。

【０１３６】以上説明した和音検出処理の第２の実施例
では、１２ビット列を高位４ビットと低位８ビットに分
割し、先に低位８ビットを参照するようにしたがこれに
限定されるものではない。

【０１３７】例えば、図１０に示すような分け方もある
。また、コード表を参照する場合に、先にＢＩＴＨレジ
スタで参照するか、ＢＩＴＬレジスタで参照するかも任
意である。

【０１３８】また、分割は２つに限定されるものでなく
、例えば、ＢＩＴＨ，ＢＩＴＭ，ＢＩＴＬのように３つ
に分割することもできるし、それ以上の数に分割するこ
ともできる。

【０１３９】以上、要するに、２１２の全ビットパター
ン中、コード成立の可能性があるグループだけを表とし
て用意し、これを複数回参照することによりコード表を
小さくすることができ、メモリ容量の減少を図ることが
できる。

【０１４０】次に、メインルーチン（図２）のステップ
Ｓ１１４で行うＲＥＣ処理の第１の実施例の詳細につい
て、図１２に示すフローチャートを参照しながら説明す
る。

【０１４１】なお、本ＲＥＣ処理ルーチン（実施例１）
は、上記和音検出処理の第１の実施例に対応させて記載
しているが、第２の実施例でも略同様の処理で実現でき
る。

【０１４２】先ず、ＣＯＤＢレジスタ、ＲＯＴＢレジス
タの内容が双方共「ＦＨ　」であるか否か、つまりコー
ド不成立であるか否かを調べる（ステップＳ３００）。

【０１４３】そして、コード不成立であることが判断さ
れるとステップＳ３０７へ分岐する。一方、コード成立
であることが判断されると、前回変化のあったタイム（
ＴＩＭＯ）と今回のタイム（ＴＩＭＮ）との時間差を求
め、ＴＩＭＢレジスタに格納する（ステップＳ３０１）
。そして、今回のタイムＴＩＭＮをＴＩＭＯレジスタに
入れる（ステップＳ３０２）。

【０１４４】次いで、ＭＩＮＢレジスタの内容とＴＩＭ
Ｂレジスタの内容とを、シーケンスポインタＰＮＴで示
されるアドレスへ格納する（ステップＳ３０３）。また
、ＣＯＤＢレジスタの内容とＲＯＴＢレジスタの内容と
を、シーケンスポインタＰＮＴ＋１で示されるアドレス
へ格納する（ステップＳ３０４）。そして、シーケンス
ポインタを「＋２」する（ステップＳ３０５）。

【０１４５】次いで、ＰＯＳＢレジスタの内容が「００
Ｂ　」であるか否か、つまり、オクターブナンバの更新
があるか否かを調べる（ステップＳ３０６）。そして、
更新がないことが判断されると、このＲＥＣ処理ルーチ
ンからリターンする。

【０１４６】一方、オクターブナンバの更新があること
が判断されると（コード不成立の場合も同様。）、前回
変化のあったタイム（ＴＩＭＯ）と今回のタイム（ＴＩ
ＭＮ）との時間差を求め、ＴＩＭＢレジスタに格納する
（ステップＳ３０７）。そして、今回のタイムＴＩＭＮ
をＴＩＭＯレジスタに入れる（ステップＳ３０８）。

【０１４７】次いで、ＯＣＴＢレジスタの内容とＴＩＭ
Ｂレジスタの内容とを、シーケンスポインタＰＮＴで示
されるアドレスへ格納する（ステップＳ３０９）。また
、ＰＯＳＢレジスタの内容、ＯＮ／ＯＦレジスタの内容
、及びＮＯＴＢレジスタの内容とを、シーケンスポイン
タＰＮＴ＋１で示されるアドレスへ格納する（ステップ
Ｓ３１０）。そして、シーケンスポインタを「＋２」す
る（ステップＳ３１１）。その後、本ＲＥＣ処理ルーチ
ンからリターンする。

【０１４８】次に、メインルーチン（図２）のステップ
Ｓ１１７で行うＰＬＹ処理の詳細について、図１３及び
図１４に示すフローチャートを参照しながら説明する。

【０１４９】なお、本ＰＬＹ処理ルーチンは、上記和音
検出処理の第１の実施例に対応させて記載しているが、
第２の実施例でも略同様の処理で実現できるものである
。

【０１５０】先ず、ポインタＰＮＴが現在示している、
ＲＡＭ１８内のシーケンスメモリから読み出したデータ
をＡＲＥＧレジスタに入れる（ステップＳ４００）。

【０１５１】次いで、ＡＲＥＧレジスタの下位６ビット
を抽出し、ＴＩＭＢレジスタに入れる（ステップＳ４０
１）。そして、前回にＰＬＹ処理ルーチンがアクセスさ
れたタイミング（ＴＩＭＯ）に、上記で求めたＴＩＭＢ
レジスタの内容を加算した値が、現在のタイミング（Ｔ
ＩＭＮ）以下であるか否かを調べる（ステップＳ４０２
）。

【０１５２】ここで、現在のタイミング（ＴＩＭＮ）が
「ＴＩＭＯ＋ＴＩＭＢ」よりも小さいことが判断される
と、新しいシーケンスデータを読み出すには未だ早すぎ
るので、そのまま、このＰＬＹ処理ルーチンからリター
ンする。

【０１５３】一方、現在のタイミング（ＴＩＭＮ）が「
ＴＩＭＯ＋ＴＩＭＢ」よりも大きいか、又は等しいこと
が判断されると、新しいシーケンスデータを読み出す必
要があるので、ステップＳ４０３以下の処理に移る。

【０１５４】即ち、先ず、ＴＩＭＮレジスタの内容をＴ
ＩＭＯレジスタに入れることにより、ＴＩＭＯレジスタ
の内容を更新する（ステップＳ４０３）。そして、シー
ケンスポインタＰＮＴ＋１で示されるアドレスの内容を
読み出し、ＢＲＥＧレジスタに入れる（ステップＳ４０
４）。そして、シーケンスポインタＰＮＴの内容を「＋
２」する（ステップＳ４０５）。

【０１５５】そして、ＢＲＥＧレジスタのＭＳＢが「１
」であるか否かを調べる（ステップＳ４０６）。これは
、ＡＲＥＧレジスタ、ＢＲＥＧレジスタの内容が、コー
ド成立時の和音情報であるのか、コード不成立時のオク
ターブナンバと補正ノート情報であるのかを調べること
になる。

【０１５６】そして、上記ＭＳＢが「０」であることが
判断されると、ＡＲＥＧレジスタ、ＢＲＥＧレジスタの
内容が、図６（Ａ）に示すコード成立時の和音情報であ
るものとして以下の処理を実行する。

【０１５７】先ず、ＡＲＥＧレジスタの上位２ビットを
抽出し、ＭＩＮＢレジスタに入れる（ステップＳ４０７
）。これにより、最低音情報がＭＩＮＢレジスタに入れ
られる。

【０１５８】次いで、ＢＲＥＧレジスタの最上位の次の
ビットから３ビットを抽出してＣＯＤＯレジスタへ、Ｂ
ＲＥＧレジスタの下位４ビットを抽出してＲＯＴＯレジ
スタへいれる（ステップＳ４０８）。

【０１５９】次いで、ＣＯＤＯレジスタに格納されたコ
ードタイプから表１のＣ基準コード表を参照し、１２音
ビット列を読み出し、ＢＩＴＡレジスタにいれる（ステ
ップＳ４０９）。

【０１６０】次いで、ＭＩＮＢレジスタの値から、ＢＩ
ＴＡレジスタのうち最低音が何であったかを検出する（
ステップＳ４１０、Ｓ４１１）。即ち、ＭＩＮＢレジス
タの内容が「００Ｂ　」であれば、下位３ビットが「１
」であるパターンを生成し、ＭＩＮＢレジスタの内容が
「０１Ｂ　」であれば、次の３ビットが「１」であるパ
ターンを生成し、ＭＩＮＢレジスタの内容が「１０Ｂ　
」であれば、さらに次の３ビットが「１」であるパター
ンを生成し、ＭＩＮＢレジスタの内容が「１１Ｂ　」で
あれば、上位３ビットが「１」であるパターンを生成し
てＫＫレジスタに入れる（ステップＳ４１０）。

【０１６１】そして、上記で求めたＫＫレジスタの値と
ＢＩＴＡレジスタの値との論理積をとり、ＬＯＷＢレジ
スタに入れる（ステップＳ４１１）。

【０１６２】最低音の情報ＭＩＮＢは、「Ｃ」をコード
ルートとすると、「Ｃ，Ｃ♯，Ｄ」、「Ｄ♯，Ｅ，Ｆ」
、「Ｆ♯，Ｇ，Ｇ♯」、「Ａ，Ａ♯，Ｂ」の４つの各ブ
ロックにキーオンは１つしか存在しないという性質を利
用して、ＭＩＮＢレジスタには２ビットのコードとして
格納されている。

【０１６３】つまり、 ■ＭＩＮＢ＝００Ｂ　ならば、「Ｃ，Ｃ♯，Ｄ」■ＭＩ
ＮＢ＝０１Ｂ　ならば、「Ｄ♯，Ｅ，Ｆ」■ＭＩＮＢ＝
１０Ｂ　ならば、「Ｆ♯，Ｇ，Ｇ♯」■ＭＩＮＢ＝１１
Ｂ　ならば、「Ｆ♯，Ｇ，Ｇ♯」の３音のうち、キーオ
ンになっているのが最低音であったということを意味す
る。

【０１６４】ここで、コードルートと最低音の違いを説
明すると、同じコードタイプとコードルートであっても
、表５のように分けられる。

【０１６５】

【表５】 コードタイプとコードルートは、従来から使用されてい
るが、最低音をいかに使用するかは区々である。まら、
コード成立時には、従来は、最低音は使用されないこと
が多かった。

【０１６６】この実施例では、和音の最低音が何である
かを、検出し、記憶し、さらに再生することにより、例
えばバッキングの構成音やアルペジオの構成音をより忠
実に再現できる。また、最低音を用いて、オートベース
演奏のベースルートとして利用することも可能である。

【０１６７】次に、ＢＩＴＡレジスタの内容を、ＲＯＴ
Ｂレジスタに記憶されている値分だけローテイトシフト
してＢＩＴＢレジスタに格納する（ステップＳ４１２）
。これにより、ＲＥＣ処理時と同じ１２ビット列が生成
できたことになる。

【０１６８】次いで、ＢＩＴＢレジスタのうちＬＯＷＢ
レジスタのビットより高いビットはそのままノートナン
バに変換し、ＯＣＴＯレジスタの内容によってオクター
ブデータを付加し、そのノートチャネルへキー音として
入れる（ステップＳ４１３）。即ち、このステップでは
、和音が成立しているため、コードタイプが「０」の場
合を除き、ＢＩＴＢレジスタには、通常、３〜４個のキ
ーオンビットが存在する。

【０１６９】これらのキーオンビットの中からＬＯＷＢ
レジスタの最低音と、それよりも高い側のオンビットを
検出してノートコードとし、ＯＣＴＯレジスタのオクタ
ーブナンバを付加して、対応するノートチャネルへキー
オンとして割り当てる。

【０１７０】次いで、ＢＩＴＢレジスタのうちＬＯＷＢ
レジスタのビットより低いビットはそのままノートナン
バに変換し、ＯＣＴＯレジスタの内容に「１」を加えた
値をオクターブデータとして付加し、そのノートチャネ
ルへキーオンとして入れる（ステップＳ４１４）。即ち
、このステップでは、ＢＩＴＢレジスタのうちＬＯＷＢ
レジスタの音名より低いところにあるキーオンビットは
、ノートコードに変換した後、ＯＣＴＯレジスタに格納
されているオクターブナンバに「＋１」したオクターブ
ナンバを付加し、キーオンにて、対応するノートチャネ
ルに割り当てる。

【０１７１】例えば、 　　　　　　　　　　　　Ｂ　　Ａ♯Ａ　　Ｇ♯Ｇ　　
Ｆ♯Ｆ　　Ｅ　　Ｄ♯Ｄ　　Ｃ♯Ｃ　　ＢＩＴＢ＝０　
　０　　１　　０　　０　　１　　０　　０　　０　　
０　　０　　１　　ＣＯＤＢ＝Ｍａｊｏｒ（１） 　　ＲＯＴＢ＝２（Ｄ） 　　ＬＯＷＢ＝Ｆ♯ 　　ＯＣＴＢ＝０１Ｂ　 であれば、 Ｆ♯の音は、オクターブナンバ＝２、ノートナンバ＝６
Ａ　　の音は、オクターブナンバ＝２、ノートナンバ＝
９Ｄ　　の音は、オクターブナンバ＝３、ノートナンバ
＝２となることを意味する。

【０１７２】次いで、他のノートチャネルをキーオフと
する（ステップＳ４１５）。すなわち、上記ステップＳ
４１３、Ｓ４１４で割り当てられなかった他のノートチ
ャネルをクリアして、本ＰＬＹ処理ルーチンからリター
ンする。なお、コードタイプが「０」、つまり全キーオ
フである場合は、１２個の全ノートチャネルをクリアす
るとになる。

【０１７３】一方、上記ステップＳ４０６で、ＭＳＢが
「１」であることが判断されると、ＡＲＥＧレジスタ、
ＢＲＥＧレジスタの内容が、図６（Ｂ）に示すコード成
立時の情報であるものとして以下の処理を実行する。

【０１７４】先ず、ＡＲＥＧレジスタの上位２ビットを
抽出し、ＯＣＴＢレジスタに入れる（ステップＳ４１６
）。

【０１７５】次いで、前回のオクターブナンバ（ＯＣＴ
Ｏ）と今回のオクターブナンバ（ＯＣＴＢ）とを比較す
る（ステップＳ４１７）。そして、異なることが判断さ
れると、今回のオクターブナンバ（ＯＣＴＯ）をＯＣＴ
Ｏレジスタに入れる（ステップＳ４１８）。そして、全
ノートチャネルＫＹＥＮ１〜１２のオクターブナンバＯ
ＣＴを修正する（ステップＳ４１９）。

【０１７６】上記ステップＳ４１７で同じことが判断さ
れると、ステップＳ４１８、Ｓ４１９はスキップされる
。

【０１７７】次いで、ＢＲＥＧレジスタから補正音の相
対的位置、オンオフ、音名を取り出し、それぞれ、ＰＯ
ＳＢレジスタ、ＯＮ／ＯＦレジスタ、ＮＯＴＢレジスタ
に格納する（ステップＳ４２０）。

【０１７８】次いで、ＯＮ／ＯＦレジスタの内容が「１
」であるか否かが調べられる（ステップＳ４２１）。つ
まり、補正音は、現在の和音に付加される（オン）のか
、現在の和音から或る音を削除する（オフ）のかが調べ
られる。そして、ＯＮ／ＯＦレジスタの内容が「０」、
つまり、現在の和音から或る音を削除することが判断さ
れると、ＫＥＹＮ１〜１２の中でＮＯＴＢレジスタの内
容と同じノートのチャネルをキーオフ状態にする（ステ
ップＳ４２２）。その後、このＰＬＹ処理ルーチンから
リターンする。

【０１７９】一方、上記ステップＳ４２１で、ＯＮ／Ｏ
Ｆレジスタの内容が「１」、つまり、現在の和音に或る
音を付加することが判断されると、ＰＯＳＢレジスタの
内容が「００Ｂ　」であるか否かを調べる（ステップＳ
４２３）。

【０１８０】ここで、ＰＯＳＢレジスタの内容は、次の
ようにセットされている。

【０１８１】■ＰＯＳＢレジスタ＝００Ｂ　…補正（付
加）ノートなし ■ＰＯＳＢレジスタ＝０１Ｂ　…補正（付加）ノートあ
り（最低音） ■ＰＯＳＢレジスタ＝１０Ｂ　…補正（付加）ノートあ
り（最高音） ■ＰＯＳＢレジスタ＝１１Ｂ　…補正（付加）ノートあ
り（中間音） したがって、上記ステップＳ４２３でＰＯＳＢレジスタ
の内容が「００Ｂ　」であることが判断されると、補正
ノートがないので、そのままリターンする。

【０１８２】一方、ＰＯＳＢレジスタの内容が「００Ｂ
　」でないことが判断されると、補正ノートがあるので
、ＮＯＴＢレジスタ、ＰＯＳＢレジスタ、ＯＣＴＯレジ
スタのの内容から、ノートナンバとオクターブナンバを
作成し、該当チャネルにキーオンとして入れる（ステッ
プＳ４２４）。

【０１８３】即ち、ＮＯＴＢレジスタからノートナンバ
を得、ＰＯＳＢレジスタの内容から、補正（付加）音を
現在の和音構成の上位に付加するのか、下位に付加する
のか、或いは中間に付加するのかを認識し、さらにＯＣ
ＴＯレジスタに格納されているオクターブナンバを参照
して、当該音のオクターブ情報とし、該当するノートチ
ャネルにキーオンとして割り当てる（ステップＳ４２４
）。その後、このＰＬＹ処理ルーチンからリターンし、
メインルーチンに戻る。

【０１８４】次に、割り込み処理について説明する。図
１５は、この電子楽器が有する４種類の割り込み処理を
説明するフローチャートである。

【０１８５】同図（Ａ）は、タイマ割り込み処理を示す
ものである。タイマ１５が所定値（時間）を計数すると
、ＣＰＵ１６のＩＮＴ１端子に割り込み要求信号が供給
され、ＣＰＵ１６は、実行中の処理を一時中断して割り
込み処理を行う。即ち、先ず、ＲＵＮフラグが「１」で
あるか否かが調べられる。このＲＵＮフラグは、パネル
のＳＴＡＲＴスイッチが押されることにより「１」にセ
ットされるフラグである。したがって、動作中に「１」
にされる。

【０１８６】ここで、ＲＵＮフラグが「１」でないこと
が判断されると、つまり動作中でないことが判断される
と、何等の処理も行わずにこの割り込み処理ルーチンか
らリターンする。

【０１８７】一方、ＲＵＮフラグが「１」であることが
判断されると、ＴＩＭＮレジスタの内容をインクリメン
トする。これにより、現在の時刻が更新されることにな
る。同図（Ｂ）は、ＭＩＤＩ割り込み処理を示すもので
ある。インタフェース回路１０がＭＩＤＩ　　ＩＮ端子
からデータを受け取ると、ＣＰＵ１６のＩＮＴ２端子に
割り込み要求信号が供給され、ＣＰＵ１６は、実行中の
処理を一時中断して割り込み処理を行う。この割り込み
処理では、インタフェース回路１０からの入力情報を、
ＲＡＭ１８のＭＩＤＩバッファに格納する。その後、こ
の割り込み処理ルーチンからリターンする。このＭＩＤ
Ｉバッファに格納された情報が、上述したように、種々
の処理に使用されることになる。

【０１８８】同図（Ｃ）は、キースイッチ割り込み処理
を示すものである。キースイッチ１１が押されたことを
キースキャン回路１２が検出すると、ＣＰＵ１６のＩＮ
Ｔ３端子に割り込み要求信号が供給される。ＣＰＵ１６
は、実行中の処理を一時中断して割り込み処理を行う。 この割り込み処理では、キースキャン回路１２からのキ
ースイッチ情報を、ＲＡＭ１８のマニュアルバッファに
格納する。その後、この割り込み処理ルーチンからリタ
ーンする。このマニュアルバッファに格納された情報が
、上述したように、種々の処理に使用されることになる
。

【０１８９】同図（Ｄ）は、ディスク入力割り込み処理
を示すものである。ディスク駆動回路１９でデータ転送
要求が発生すると、ＣＰＵ１６のＩＮＴ４端子に割り込
み要求信号が供給される。ＣＰＵ１６は、実行中の処理
を一時中断して割り込み処理を行う。この割り込み処理
では、ディスク装置２０からディスク駆動回路１９を介
して供給されるデータを、ＲＡＭ１８のディスクバッフ
ァに格納する。その後、この割り込み処理ルーチンから
リターンする。このディスクバッファに格納された情報
が、上述したように、種々の処理に使用されることにな
る。

【０１９０】次に、ＲＥＣ処理の第２の実施例について
説明する。図１６はＲＥＣ処理ルーチン（実施例２）の
処理を示すフローチャートである。

【０１９１】この処理は、図３及び図４、又は図７及び
図８に示した和音検出ルーチンを使用せず、音色ビット
マップを直接記憶する方式である。この処理では、図１
７に示すデータ形式で和音シーケンスを記憶する。

【０１９２】この実施例によれば、常に３バイトのデー
タを必要とするが、コード成立、不成立にかかわらず、
同じデータ形式で記憶することができるという利点があ
る。

【０１９３】また、最低音のノートナンバとオクターブ
ナンバも可能な限り少ないビット数で一緒に記憶するこ
とによりＰＬＹ時の再現性を良くしている。

【０１９４】

【発明の効果】以上詳述したように、この発明によれば
ＣＰＵが不得手とするローテイトシフトや比較の量を減
らして和音検出処理の高速化を図るとともに、プログラ
ムやコード表を小さくできるのでこれらを記憶するメモ
リの容量を小さくできる和音検出記憶装置を提供するこ
とができる。

【図面の簡単な説明】

【図１】本発明の和音検出記憶装置が包含される電子楽
器の一実施例の構成を示すブロック図である。

【図２】本発明の和音検出記憶装置が包含される電子楽
器の主動作を示すメインフローチャートである。

【図３】図２の和音検出処理の第１の実施例の動作を示
すフローチャートである。

【図４】図２の和音検出処理の第１の実施例の動作を示
すフローチャートである。

【図５】本発明の第１の実施例で使用するＢＩＴＢレジ
スタの形式を説明するための図である。

【図６】本発明の第１の実施例で採用するデータ形式を
説明するための図である。

【図７】図２の和音検出処理の第２の実施例の動作を示
すフローチャートである。

【図８】図２の和音検出処理の第２の実施例の動作を示
すフローチャートである。

【図９】本発明の第２の実施例で使用するＢＩＴＢレジ
スタの形式を説明するための図である。

【図１０】本発明の他の実施例を説明するための図であ
る。

【図１１】本発明の第２の実施例で採用するデータ形式
を説明するための図である。

【図１２】図２のＲＥＣ処理（実施例１）を詳細に示す
フローチャートである。

【図１３】図２のＰＬＹ処理を詳細に示すフローチャー
トである。

【図１４】図２のＰＬＹ処理を詳細に示すフローチャー
トである。

【図１５】本発明の第１、第２の実施例における割り込
み処理を説明するためのフローチャートである。

【図１６】本発明の伴奏音検出処理を示すフローチャー
トである。

【図１７】図２のＲＥＣ処理（実施例２）を詳細に示す
フローチャートである。

【符号の説明】

１１　　キースイッチ（音高指定手段）１３　　パネル
スイッチ １５　　タイマ １６　　ＣＰＵ（音名検出手段、音名抽出手段、音名ビ
ット列作成手段、コードルート変更手段、音名ビット列
分割手段） １７　　ＲＯＭ（コード表） １８　　ＲＡＭ ２１　　音源回路

Claims (3)

【特許請求の範囲】
1. 【請求項１】　　和音を構成する音高を指定する音高指
   定手段と、該音高指定手段から出力される音高情報に基
   づいて各音名の有無を検出する音名検出手段と、該音名
   検出手段から出力される音名情報のうちの１つの音名を
   抽出する音名抽出手段と、該音名抽出手段で抽出された
   音名に基づいて、少なくとも１つの音名を除いた音名ビ
   ット列を作成する音名ビット列作成手段と、該音名ビッ
   ト列作成手段で作成される音名ビット列の各パターンに
   対応して和音情報が記憶されたコード表と、を具備し、
   前記音名ビット列作成手段で作成された音名ビット列を
   用いて前記コード表を検索し、和音情報を読み出すこと
   により和音を検出することを特徴とする和音検出記憶装
   置。
2. 【請求項２】　　請求項１において、前記音名抽出手段
   で抽出された音名に基づき、前記コード表から読み出さ
   れた和音情報のコードルートを変更するコードルート変
   更手段を具備したことを特徴とする和音検出記憶装置。
3. 【請求項３】　　和音を構成する音高を指定する音高指
   定手段と、該音高指定手段から出力される音高情報に基
   づいて各音名の有無を検出する音名検出手段と、該音名
   検出手段から出力される音名情報を少なくとも２つの音
   名ビット列に分割する音名ビット列分割手段と、該音名
   ビット列分割手段で分割された各音名ビット列の各パタ
   ーンに対応して、アドレス情報が記憶されたコード表と
   、和音情報が記憶されたコード表と、を具備し、前記音
   名ビット列分割手段で分割して作成された所定の音名ビ
   ット列を用いてアドレス情報が記憶されたコード表を少
   なくとも１回参照し、得られたアドレス情報と他の音名
   ビット列とを用いて和音情報が記憶されたコード表を検
   索し、和音情報を読み出すことにより和音を検出するこ
   とを特徴とする和音検出記憶装置。