JPH04307589A - 薄膜トランジスタアレイおよびその駆動方法 - Google Patents
薄膜トランジスタアレイおよびその駆動方法Info
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- JPH04307589A JPH04307589A JP3072693A JP7269391A JPH04307589A JP H04307589 A JPH04307589 A JP H04307589A JP 3072693 A JP3072693 A JP 3072693A JP 7269391 A JP7269391 A JP 7269391A JP H04307589 A JPH04307589 A JP H04307589A
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Landscapes
- Liquid Crystal (AREA)
- Liquid Crystal Display Device Control (AREA)
- Devices For Indicating Variable Information By Combining Individual Elements (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は薄膜トランジスタアレイ
に関し、特にアクティブマトリクス方式による液晶ディ
スプレイに用いられる薄膜トランジスタアレイに関する
。
に関し、特にアクティブマトリクス方式による液晶ディ
スプレイに用いられる薄膜トランジスタアレイに関する
。
【０００２】
【従来の技術】薄膜トランジスタを用いたアクティブマ
トリクス方式の液晶ディスプレイは、二次元に配置され
た画素電極を独立に駆動することができ、大画面で高精
細かつ高階調の映像表示装置を実現させることができる
ものである。
トリクス方式の液晶ディスプレイは、二次元に配置され
た画素電極を独立に駆動することができ、大画面で高精
細かつ高階調の映像表示装置を実現させることができる
ものである。
【０００３】図５は、アクティブマトリクス形の液晶デ
ィスプレイに用いられる従来の薄膜トランジスタアレイ
の４画素分の等価回路を示す回路図である。従来の薄膜
トランジスタアレイは、図５に示すように、ｍ本のゲー
トバスライン５ｉ（ｉ＝１〜ｍ）と、ｎ本のデータバス
ライン３ｊ（ｊ＝１ｎ）と、ゲートバスライン５ｉとデ
ータバスライン３ｊの交点に形成されたアモルファスシ
リコン、あるいはポリシリコンのＮ形トランジスタＮ１
ｉｊと、そのＮ形トランジスタＮ１ｉｊに接続された画
素電極４ｉｊとで構成される。
ィスプレイに用いられる従来の薄膜トランジスタアレイ
の４画素分の等価回路を示す回路図である。従来の薄膜
トランジスタアレイは、図５に示すように、ｍ本のゲー
トバスライン５ｉ（ｉ＝１〜ｍ）と、ｎ本のデータバス
ライン３ｊ（ｊ＝１ｎ）と、ゲートバスライン５ｉとデ
ータバスライン３ｊの交点に形成されたアモルファスシ
リコン、あるいはポリシリコンのＮ形トランジスタＮ１
ｉｊと、そのＮ形トランジスタＮ１ｉｊに接続された画
素電極４ｉｊとで構成される。
【０００４】なお、以下の説明では、特定の画素を指定
するとき以外はｉ，ｊを省略する。
するとき以外はｉ，ｊを省略する。
【０００５】次に、従来の薄膜トランジスタアレイの動
作について説明する。
作について説明する。
【０００６】図６は、図５で示した従来の薄膜トランジ
スタアレイをフレーム反転ノンインタレース駆動した場
合の各部の電圧波形を示す図である。
スタアレイをフレーム反転ノンインタレース駆動した場
合の各部の電圧波形を示す図である。
【０００７】図６に示すようなゲートパルスＶＧｉ−１
，ＶＧｉをゲートバスライン５ｉ−１，５ｉにそれぞれ
入力することにより、Ｎ形トランジスタＮ１ｉｊを通し
て線順次走査を行ない、データバスライン３ｊからのデ
ータ信号ＶＤｊを画素電極に書込むことができる。この
際、データ信号をフレームごとに正極性および負極性に
交互に切換える。その結果、図５に示された４つの画素
のうち、右下に位置する画素電極４ｉｊの液晶印加電圧
波形ＶＬｉｊが得られる。以上のようにして、画素電極
４ｉｊに書込まれた二次元の電圧分布は、液晶の電気光
学応答により二次元の光度分布に変換され、画像として
出力することができる。
，ＶＧｉをゲートバスライン５ｉ−１，５ｉにそれぞれ
入力することにより、Ｎ形トランジスタＮ１ｉｊを通し
て線順次走査を行ない、データバスライン３ｊからのデ
ータ信号ＶＤｊを画素電極に書込むことができる。この
際、データ信号をフレームごとに正極性および負極性に
交互に切換える。その結果、図５に示された４つの画素
のうち、右下に位置する画素電極４ｉｊの液晶印加電圧
波形ＶＬｉｊが得られる。以上のようにして、画素電極
４ｉｊに書込まれた二次元の電圧分布は、液晶の電気光
学応答により二次元の光度分布に変換され、画像として
出力することができる。
【０００８】液晶容量が小さく、画素電極４ｉｊに充電
された電荷を１フレームの期間保持できないような場合
は、電圧保持のため画素電極に蓄積容量が付加されるの
が普通である。
された電荷を１フレームの期間保持できないような場合
は、電圧保持のため画素電極に蓄積容量が付加されるの
が普通である。
【０００９】図７は、画素電極４ｉｊの一部を１行前の
ゲートバスライン５ｉ−１と絶縁膜を介してオーバラッ
プさせることにより蓄積容量ＣＳ１ｉｊを形成した従来
例を示す図である。前段のゲートバスラインを利用して
蓄積容量を形成するこの方法は、蓄積容量を形成するた
めの電極を別に設けて形成する場合に比べて開孔率を高
くとれるメリットがある。
ゲートバスライン５ｉ−１と絶縁膜を介してオーバラッ
プさせることにより蓄積容量ＣＳ１ｉｊを形成した従来
例を示す図である。前段のゲートバスラインを利用して
蓄積容量を形成するこの方法は、蓄積容量を形成するた
めの電極を別に設けて形成する場合に比べて開孔率を高
くとれるメリットがある。
【００１０】図８は、図７に示した従来の薄膜トランジ
スタアレイをフレーム反転ノンインタレース駆動した場
合の各部の電圧波形を示す図である。
スタアレイをフレーム反転ノンインタレース駆動した場
合の各部の電圧波形を示す図である。
【００１１】図５の薄膜トランジスタアレイと同様の動
作により、図７に示された４つの画素のうち、右上に位
置する画素電極４ｉｊの液晶印加電圧波形ＶＬｉｊが得
られる。
作により、図７に示された４つの画素のうち、右上に位
置する画素電極４ｉｊの液晶印加電圧波形ＶＬｉｊが得
られる。
【００１２】図６に示した液晶印加電圧波形ＶＬｉｊに
おいて、ΔＶＦ１，ΔＶＦ２は、Ｎ形トランジスタのゲ
ートソース間の寄生容量ＣＰＮｉｊに起因するフイード
スルー電圧であり、一般に次式で表すことができる。
おいて、ΔＶＦ１，ΔＶＦ２は、Ｎ形トランジスタのゲ
ートソース間の寄生容量ＣＰＮｉｊに起因するフイード
スルー電圧であり、一般に次式で表すことができる。
【００１３】
【００１４】ここで、ΔＶＧｉはｉ番目のゲートパルス
の変動量を、ＣＬは画素電極４の液晶容量をそれぞれ示
す。
の変動量を、ＣＬは画素電極４の液晶容量をそれぞれ示
す。
【００１５】また、図８に示した液晶印加電圧波形ＶＬ
ｉｊおいて、ΔＶＦ１，ΔＶＦ２は、Ｎ形トランジスタ
のゲートソース間の寄生容量ＣＰＮｉｊに起因するフイ
ードスルー電圧、ΔＶＦ３，ΔＶＦ４は画素電極４ｉｊ
の一部をゲートバスライン５ｉ−１とオーバラップさせ
ることにより形成した蓄積容量ＣＳ１ｉｊに起因するフ
イードスルー電圧であり、一般に次式で表すことができ
る。
ｉｊおいて、ΔＶＦ１，ΔＶＦ２は、Ｎ形トランジスタ
のゲートソース間の寄生容量ＣＰＮｉｊに起因するフイ
ードスルー電圧、ΔＶＦ３，ΔＶＦ４は画素電極４ｉｊ
の一部をゲートバスライン５ｉ−１とオーバラップさせ
ることにより形成した蓄積容量ＣＳ１ｉｊに起因するフ
イードスルー電圧であり、一般に次式で表すことができ
る。
【００１６】
【００１７】ここで、ΔＶＧ（ｉ−１），ΔＶＧｉはｉ
番目のゲートパルスの変動量である。
番目のゲートパルスの変動量である。
【００１８】
【発明が解決しようとする課題】上述した従来の薄膜ト
ランジスタアレイは、Ｎ形トランジスタのゲートソース
間の寄生容量や画素電極の一部をゲートバスラインとオ
ーバラップさせることにより形成した蓄積容量に起因す
るフイードスルー電圧が発生して液晶に直流電圧成分を
残留するため、液晶の劣化の大きな原因となるという欠
点があった。また、液晶容量が液晶印加電圧に対応した
液晶分子の配列状態で変化するので、フイードスルー電
圧は画素ごとに異なり、このため階調制御を困難にする
という欠点があった。
ランジスタアレイは、Ｎ形トランジスタのゲートソース
間の寄生容量や画素電極の一部をゲートバスラインとオ
ーバラップさせることにより形成した蓄積容量に起因す
るフイードスルー電圧が発生して液晶に直流電圧成分を
残留するため、液晶の劣化の大きな原因となるという欠
点があった。また、液晶容量が液晶印加電圧に対応した
液晶分子の配列状態で変化するので、フイードスルー電
圧は画素ごとに異なり、このため階調制御を困難にする
という欠点があった。
【００１９】
【課題を解決するための手段】本発明の薄膜トランジス
タアレイは、第一のゲートバスラインと、前記第一のゲ
ートバスラインと直交するデータバスラインとの交点に
形成した第一のＮ形薄膜トランジスタと、前記第一のゲ
ートバスラインと並行に隣接した第二のゲートバスライ
ンと、前記第二のゲートバスラインと直交するデータバ
スラインとの交点に形成した第一のＰ形薄膜トランジス
タと、前記第一および第二のゲートバスラインに挟まれ
前記第一のＮ形薄膜トランジスタと前記第一のＰ形薄膜
トランジスタに接続した画素電極と、前記画素電極に接
続し前記第二のゲートバスラインにゲート電極を接続し
た第二のＮ形薄膜トランジスタと、前記画素電極に接続
し前記第一のゲートバスラインにゲート電極を接続した
第二のＰ形薄膜トランジスタとを備え、前記第二のＮ形
薄膜トランジスタと前記第二のＰ形薄膜トランジスタは
相互にソースあるいはドレイン電極を共通接続するもの
である。
タアレイは、第一のゲートバスラインと、前記第一のゲ
ートバスラインと直交するデータバスラインとの交点に
形成した第一のＮ形薄膜トランジスタと、前記第一のゲ
ートバスラインと並行に隣接した第二のゲートバスライ
ンと、前記第二のゲートバスラインと直交するデータバ
スラインとの交点に形成した第一のＰ形薄膜トランジス
タと、前記第一および第二のゲートバスラインに挟まれ
前記第一のＮ形薄膜トランジスタと前記第一のＰ形薄膜
トランジスタに接続した画素電極と、前記画素電極に接
続し前記第二のゲートバスラインにゲート電極を接続し
た第二のＮ形薄膜トランジスタと、前記画素電極に接続
し前記第一のゲートバスラインにゲート電極を接続した
第二のＰ形薄膜トランジスタとを備え、前記第二のＮ形
薄膜トランジスタと前記第二のＰ形薄膜トランジスタは
相互にソースあるいはドレイン電極を共通接続するもの
である。
【００２０】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。
て説明する。
【００２１】図１は、本発明の薄膜トランジスタアレイ
の一実施例を示すブロック図である。
の一実施例を示すブロック図である。
【００２２】本実施例の薄膜トランジスタアレイは、図
１に示すように、ｍ×ｎ画素の薄膜トランジスタアレイ
における任意の２×２の画素分が示されている。
１に示すように、ｍ×ｎ画素の薄膜トランジスタアレイ
における任意の２×２の画素分が示されている。
【００２３】図１において、本実施例の薄膜トランジス
タアレイは、隣接して並行に配置されている２組のゲー
トバスライン１ｉ，２ｉ（ｉ＝１〜ｍ）と、ゲートバス
ライン１ｉ，２ｉに直交するデータバスライン３ｊ（ｊ
＝１ｎ）と、ゲートバスライン１ｉ，２ｉに挟まれて配
置されている画素電極４ｉｊと、Ｎ形トランジスタＮ１
，Ｎ２と、Ｐ形トランジスタＰ１，Ｐ２とを備えて構成
されている。
タアレイは、隣接して並行に配置されている２組のゲー
トバスライン１ｉ，２ｉ（ｉ＝１〜ｍ）と、ゲートバス
ライン１ｉ，２ｉに直交するデータバスライン３ｊ（ｊ
＝１ｎ）と、ゲートバスライン１ｉ，２ｉに挟まれて配
置されている画素電極４ｉｊと、Ｎ形トランジスタＮ１
，Ｎ２と、Ｐ形トランジスタＰ１，Ｐ２とを備えて構成
されている。
【００２４】なお、以下の説明では、特定の画素を指定
するとき以外はｉ，ｊを省略する。
するとき以外はｉ，ｊを省略する。
【００２５】本実施例では、画素を駆動するスイッチと
してＣＭＯＳスイッチが用いられており、図１に示すよ
うに、Ｎ形トランジスタＮ１のゲート電極はゲートバス
ライン１に接続されている。一方、Ｐ形トランジスタＰ
１ゲート電極は、ゲートバスライン２に接続されている
。また、これらのＮ形およびＰ形トランジスタＮ１，Ｐ
１のドレイン電極あるいはソース電極はゲートバスライ
ン１，２に直交するデータバスライン３に接続されてい
る。さらに、これらのＮ形およびＰ形トランジスタＮ１
，Ｐ１のソース電極あるいはドレイン電極は画素電極４
に接続されている。
してＣＭＯＳスイッチが用いられており、図１に示すよ
うに、Ｎ形トランジスタＮ１のゲート電極はゲートバス
ライン１に接続されている。一方、Ｐ形トランジスタＰ
１ゲート電極は、ゲートバスライン２に接続されている
。また、これらのＮ形およびＰ形トランジスタＮ１，Ｐ
１のドレイン電極あるいはソース電極はゲートバスライ
ン１，２に直交するデータバスライン３に接続されてい
る。さらに、これらのＮ形およびＰ形トランジスタＮ１
，Ｐ１のソース電極あるいはドレイン電極は画素電極４
に接続されている。
【００２６】また、Ｎ形トランジスタＮ２のゲート電極
はゲートバスライン２に接続されている。一方、Ｐ形ト
ランジスタＰ２ゲート電極は、ゲートバスライン１に接
続されている。また、これらのＮ形およびＰ形トランジ
スタＮ２，Ｐ２のソース電極あるいはドレイン電極は画
素電極４に接続されている。さらに、これらのＮ形およ
びＰ形トランジスタＮ２，Ｐ２のドレイン電極あるいは
ソース電極は共通接続されている。
はゲートバスライン２に接続されている。一方、Ｐ形ト
ランジスタＰ２ゲート電極は、ゲートバスライン１に接
続されている。また、これらのＮ形およびＰ形トランジ
スタＮ２，Ｐ２のソース電極あるいはドレイン電極は画
素電極４に接続されている。さらに、これらのＮ形およ
びＰ形トランジスタＮ２，Ｐ２のドレイン電極あるいは
ソース電極は共通接続されている。
【００２７】ここで、Ｎ形トランジスタＮ１，Ｎ２のゲ
ートソース間、あるいはゲートドレイン間の寄生容量Ｃ
ＰＮ１，ＣＰＮ２が等しく、かつＰ形トランジスタＰ１
，Ｐ２のゲートソース間、あるいはゲートドレイン間の
寄生容量ＣＰＰ１，ＣＰＰ２が等しくなるように設計す
るものとする。これは、これらのトランジスタの相互の
サイズを等くすることにより容易に達成できる。本実施
例では、これらのＮ形およびＰ形トランジスタＮ１，Ｎ
２，Ｐ１，Ｐ２として、ポリシリコン薄膜トランジスタ
を採用したが、アモルファスシリコン薄膜トランジスタ
を採用してもよい。
ートソース間、あるいはゲートドレイン間の寄生容量Ｃ
ＰＮ１，ＣＰＮ２が等しく、かつＰ形トランジスタＰ１
，Ｐ２のゲートソース間、あるいはゲートドレイン間の
寄生容量ＣＰＰ１，ＣＰＰ２が等しくなるように設計す
るものとする。これは、これらのトランジスタの相互の
サイズを等くすることにより容易に達成できる。本実施
例では、これらのＮ形およびＰ形トランジスタＮ１，Ｎ
２，Ｐ１，Ｐ２として、ポリシリコン薄膜トランジスタ
を採用したが、アモルファスシリコン薄膜トランジスタ
を採用してもよい。
【００２８】次に、本実施例の動作について説明する。
【００２９】ここで、Ｎ形およびＰ形トランジスタＮ１
，Ｎ２，Ｐ１，Ｐ２のゲートソース間、あるいはゲート
ドレイン間の寄生容量ＣＰＮ１，ＣＰＮ２およびＣＰＰ
１，ＣＰＰ２に起因するフイードスルー電圧ΔＶＦＰＮ
１，ΔＶＦＰＮ２，ΔＶＦＰＰ１，ΔＶＦＰＰ２は以下
の（４）〜（７）式で近似することができる。
，Ｎ２，Ｐ１，Ｐ２のゲートソース間、あるいはゲート
ドレイン間の寄生容量ＣＰＮ１，ＣＰＮ２およびＣＰＰ
１，ＣＰＰ２に起因するフイードスルー電圧ΔＶＦＰＮ
１，ΔＶＦＰＮ２，ΔＶＦＰＰ１，ΔＶＦＰＰ２は以下
の（４）〜（７）式で近似することができる。
【００３０】
【００３１】また、Ｎ形およびＰ形トランジスタＮ１，
Ｎ２，Ｐ１，Ｐ２の走査用のゲートパルスが反転の関係
にある場合は次のようになる。
Ｎ２，Ｐ１，Ｐ２の走査用のゲートパルスが反転の関係
にある場合は次のようになる。
【００３２】
【００３３】さらに、前述のように、寄生容量間には次
式に示す関係となるよう設計する場合は、（４）〜（９
）式より、（１０）式が成立する。
式に示す関係となるよう設計する場合は、（４）〜（９
）式より、（１０）式が成立する。
【００３４】
【００３５】上記のフイードスルー電圧ΔＶＦＰＮ１，
ΔＶＦＰＮ２，ΔＶＦＰＰ１，ΔＶＦＰＰ２は同一タイ
ミングで発生するので、これをキャンセルすることがで
きることになる。
ΔＶＦＰＮ２，ΔＶＦＰＰ１，ΔＶＦＰＰ２は同一タイ
ミングで発生するので、これをキャンセルすることがで
きることになる。
【００３６】以上説明したような構成の薄膜トランジス
タアレイが形成されたガラス基板と、透明電極膜、およ
びブラックマトリクスが形成されたガラス基板との間に
、ネマチック液晶を約５μｍのギャップで注入、封止し
てアクティブマトリクス液晶パネルを作成する。
タアレイが形成されたガラス基板と、透明電極膜、およ
びブラックマトリクスが形成されたガラス基板との間に
、ネマチック液晶を約５μｍのギャップで注入、封止し
てアクティブマトリクス液晶パネルを作成する。
【００３７】図２は、本発明の薄膜トランジスタアレイ
の駆動方法の実施例を説明するためのゲートパルス、デ
ータ信号、液晶印加電圧のタイムチャートである。
の駆動方法の実施例を説明するためのゲートパルス、デ
ータ信号、液晶印加電圧のタイムチャートである。
【００３８】図２に示すように、ゲートバスライン１ｉ
，１（ｉ−１），２ｉ，（ｉ−１）には、それぞれ、反
転の関係にある走査用のゲートパルスＶＧＮｉ，ＶＧＮ
（ｉ−１）とＶＧＰｉ，ＶＧＰ（ｉ−１）とを入力する
。本実施例では、前述の従来例と同様、フレーム反転ノ
ンインタレース駆動方式を採用しており、データ信号Ｖ
Ｄのレベルをフレーム周期で交互にシフトさせている。 このとき、Ｎ形およびＰ形トランジスタＮ１，Ｐ１，の
寄生容量ＣＰＮ１，ＣＰＰ１によるフイードスルー電圧
は、Ｎ形およびＰ形トランジスタＮ２，Ｐ２，の寄生容
量ＣＰＮ２，ＣＰＰ２によってキャンセルされ、図２に
示すようなフイードスルー電圧が表れない液晶印加電圧
波形が得られる。
，１（ｉ−１），２ｉ，（ｉ−１）には、それぞれ、反
転の関係にある走査用のゲートパルスＶＧＮｉ，ＶＧＮ
（ｉ−１）とＶＧＰｉ，ＶＧＰ（ｉ−１）とを入力する
。本実施例では、前述の従来例と同様、フレーム反転ノ
ンインタレース駆動方式を採用しており、データ信号Ｖ
Ｄのレベルをフレーム周期で交互にシフトさせている。 このとき、Ｎ形およびＰ形トランジスタＮ１，Ｐ１，の
寄生容量ＣＰＮ１，ＣＰＰ１によるフイードスルー電圧
は、Ｎ形およびＰ形トランジスタＮ２，Ｐ２，の寄生容
量ＣＰＮ２，ＣＰＰ２によってキャンセルされ、図２に
示すようなフイードスルー電圧が表れない液晶印加電圧
波形が得られる。
【００３９】また、ライン反転ノンインタレース駆動方
式や、フィールド反転インタレース駆動方式等において
も、同様にフイードスルー電圧が表れない液晶印加電圧
波形が得られる。
式や、フィールド反転インタレース駆動方式等において
も、同様にフイードスルー電圧が表れない液晶印加電圧
波形が得られる。
【００４０】次に、本発明の第二の実施例について説明
する。
する。
【００４１】図３は、本発明の第二の実施例を示す回路
図である。
図である。
【００４２】図３において、本実施例の図１に示す第一
の実施例との相違点は、画素電極４の一部をゲートバス
ライン１，２と絶縁膜を介してオーバラップさせること
により蓄積容量ＣＳ１，ＣＳ２を形成したことである。 これは、従来例で説明したように、液晶容量が小さく、
画素電極４に充電された電荷を１フレームの期間保持で
きないような場合に適用される。
の実施例との相違点は、画素電極４の一部をゲートバス
ライン１，２と絶縁膜を介してオーバラップさせること
により蓄積容量ＣＳ１，ＣＳ２を形成したことである。 これは、従来例で説明したように、液晶容量が小さく、
画素電極４に充電された電荷を１フレームの期間保持で
きないような場合に適用される。
【００４３】このとき、画素電極４とゲートバスライン
１，２との重畳面責を等しくすることにより、蓄積容量
ＣＳ１，ＣＳ２が等しくなるように設計する。
１，２との重畳面責を等しくすることにより、蓄積容量
ＣＳ１，ＣＳ２が等しくなるように設計する。
【００４４】次に、本実施例の動作について説明する。
【００４５】Ｎ形およびＰ形トランジスタのゲートバス
ラインと画素電極４との間に付加された蓄積容量ＣＳ１
，ＣＳ２に起因するフイードスルー電圧ΔＶＦＳ１，Δ
ＶＦＳ２は、次式で表すことができる。
ラインと画素電極４との間に付加された蓄積容量ＣＳ１
，ＣＳ２に起因するフイードスルー電圧ΔＶＦＳ１，Δ
ＶＦＳ２は、次式で表すことができる。
【００４６】
【００４７】さらに、前述のように、寄生容量、蓄積容
量間には次式に示す関係となるよう設計する場合は、（
１４）式が成立する。
量間には次式に示す関係となるよう設計する場合は、（
１４）式が成立する。
【００４８】
【００４９】上記のフイードスルー電圧ΔＶＦＰＮ１，
ΔＶＦＰＮ２，ΔＶＦＰＰ１，ΔＶＦＰＰ２は同一タイ
ミングで発生するので、これをキャンセルすることがで
きることになる。
ΔＶＦＰＮ２，ΔＶＦＰＰ１，ΔＶＦＰＰ２は同一タイ
ミングで発生するので、これをキャンセルすることがで
きることになる。
【００５０】図４は、本実施例の薄膜トランジスタアレ
イの駆動方法を説明するためのゲートパルス、データ信
号、液晶印加電圧のタイムチャートである。
イの駆動方法を説明するためのゲートパルス、データ信
号、液晶印加電圧のタイムチャートである。
【００５１】Ｎ形およびＰ形トランジスタＮ１，Ｐ１，
の寄生容量ＣＰＮ１，ＣＰＰ１によるフイードスルー電
圧は、Ｎ形およびＰ形トランジスタＮ２，Ｐ２，の寄生
容量ＣＰＮ２，ＣＰＰ２によってキャンセルされ、さら
に蓄積容量ＣＳ１，ＣＳ２に起因するフイードスルー電
圧も互いにキャンセル方向に作用するので、図４に示す
ようなフイードスルー電圧が表れない液晶印加電圧波形
が得られる。
の寄生容量ＣＰＮ１，ＣＰＰ１によるフイードスルー電
圧は、Ｎ形およびＰ形トランジスタＮ２，Ｐ２，の寄生
容量ＣＰＮ２，ＣＰＰ２によってキャンセルされ、さら
に蓄積容量ＣＳ１，ＣＳ２に起因するフイードスルー電
圧も互いにキャンセル方向に作用するので、図４に示す
ようなフイードスルー電圧が表れない液晶印加電圧波形
が得られる。
【００５２】
【発明の効果】以上説明したように、本発明の薄膜トラ
ンジスタアレイおよびその駆動方によれば、トランジス
タの寄生容量および蓄積容量に起因して発生するフイー
ドスルー電圧をキャンセルすることができ、この結果液
晶に直流電圧成分を残すことなく駆動することができる
ため、これによる液晶の劣化を防止できるという効果が
ある。また、階調制御を容易に行なうことができるとい
う効果がある。したがって、アクティブマトリクス方式
による液晶ディスプレイの大幅な信頼性の向上、フリッ
カレス化、および高階調化が可能になるという効果を有
している。
ンジスタアレイおよびその駆動方によれば、トランジス
タの寄生容量および蓄積容量に起因して発生するフイー
ドスルー電圧をキャンセルすることができ、この結果液
晶に直流電圧成分を残すことなく駆動することができる
ため、これによる液晶の劣化を防止できるという効果が
ある。また、階調制御を容易に行なうことができるとい
う効果がある。したがって、アクティブマトリクス方式
による液晶ディスプレイの大幅な信頼性の向上、フリッ
カレス化、および高階調化が可能になるという効果を有
している。
【図１】本発明の薄膜トランジスタアレイの一実施例を
示す回路図である。
示す回路図である。
【図２】本実施例の薄膜トランジスタアレイの動作にお
ける各部の電圧波形を示す図である。
ける各部の電圧波形を示す図である。
【図３】本発明の薄膜トランジスタアレイの第二の実施
例を示す回路図である。
例を示す回路図である。
【図４】第二の実施例の薄膜トランジスタアレイの動作
における各部の電圧波形を示す図である。
における各部の電圧波形を示す図である。
【図５】従来の薄膜トランジスタアレイの一例を示す回
路図である。
路図である。
【図６】従来の薄膜トランジスタアレイの動作における
各部の電圧波形を示す図である。
各部の電圧波形を示す図である。
【図７】従来の薄膜トランジスタアレイの第二の例を示
す回路図である。
す回路図である。
【図８】従来の第二の例の薄膜トランジスタアレイの動
作における各部の電圧波形を示す図である。
作における各部の電圧波形を示す図である。
１ｉ，２ｉ，５ｉ ゲートバスライン３ｊ
データバスライン ４ｉｊ 画素電極 Ｎ１，Ｎ２ Ｎ形トランジスタ Ｐ１，Ｐ２ Ｐ形トランジスタ
データバスライン ４ｉｊ 画素電極 Ｎ１，Ｎ２ Ｎ形トランジスタ Ｐ１，Ｐ２ Ｐ形トランジスタ
Claims (3)
- 【請求項１】 第一のゲートバスラインと、前記第一
のゲートバスラインと直交するデータバスラインとの交
点に形成した第一のＮ形薄膜トランジスタと、前記第一
のゲートバスラインと並行に隣接した第二のゲートバス
ラインと、前記第二のゲートバスラインと直交するデー
タバスラインとの交点に形成した第一のＰ形薄膜トラン
ジスタと、前記第一および第二のゲートバスラインに挟
まれ前記第一のＮ形薄膜トランジスタと前記第一のＰ形
薄膜トランジスタに接続した画素電極と、前記画素電極
に接続し前記第二のゲートバスラインにゲート電極を接
続した第二のＮ形薄膜トランジスタと、前記画素電極に
接続し前記第一のゲートバスラインにゲート電極を接続
した第二のＰ形薄膜トランジスタとを備え、前記第二の
Ｎ形薄膜トランジスタと前記第二のＰ形薄膜トランジス
タは相互にソースあるいはドレイン電極を共通接続する
ことを特徴とする薄膜トランジスタアレイ。 - 【請求項２】 前記画素電極の一部がこの画素電極を
挟む前記第一および第二のゲートバスラインと絶縁膜を
介して重畳することを特徴とする請求項１記載の薄膜ト
ランジスタアレイ。 - 【請求項３】 前記画素電極を挟む前記第一および第
二のゲートバスラインにそれぞれ反転の関係にある第一
および第二の走査用のゲートパルスを入力することを特
徴とする請求項１または２記載の薄膜トランジスタアレ
イの駆動方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3072693A JPH04307589A (ja) | 1991-04-05 | 1991-04-05 | 薄膜トランジスタアレイおよびその駆動方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3072693A JPH04307589A (ja) | 1991-04-05 | 1991-04-05 | 薄膜トランジスタアレイおよびその駆動方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04307589A true JPH04307589A (ja) | 1992-10-29 |
Family
ID=13496704
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3072693A Pending JPH04307589A (ja) | 1991-04-05 | 1991-04-05 | 薄膜トランジスタアレイおよびその駆動方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04307589A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000163015A (ja) * | 1998-11-25 | 2000-06-16 | Lucent Technol Inc | 組織的なスマ―ト画素を備えた表示装置 |
| WO2018143098A1 (ja) * | 2017-02-06 | 2018-08-09 | シャープ株式会社 | アクティブマトリクス基板および液晶表示装置 |
-
1991
- 1991-04-05 JP JP3072693A patent/JPH04307589A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000163015A (ja) * | 1998-11-25 | 2000-06-16 | Lucent Technol Inc | 組織的なスマ―ト画素を備えた表示装置 |
| WO2018143098A1 (ja) * | 2017-02-06 | 2018-08-09 | シャープ株式会社 | アクティブマトリクス基板および液晶表示装置 |
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