JPH04306898A - プリント配線板 - Google Patents
プリント配線板Info
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- JPH04306898A JPH04306898A JP7126191A JP7126191A JPH04306898A JP H04306898 A JPH04306898 A JP H04306898A JP 7126191 A JP7126191 A JP 7126191A JP 7126191 A JP7126191 A JP 7126191A JP H04306898 A JPH04306898 A JP H04306898A
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- JP
- Japan
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- solder resist
- connection
- pad
- solder
- printed wiring
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- Pending
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- 229910000679 solder Inorganic materials 0.000 claims abstract description 56
- 239000004020 conductor Substances 0.000 abstract description 11
- 230000007547 defect Effects 0.000 description 1
- 230000002950 deficient Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 238000005476 soldering Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
- H05K3/32—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
- H05K3/34—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by soldering
- H05K3/341—Surface mounted components
- H05K3/3421—Leaded components
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
- H05K3/32—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
- H05K3/34—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by soldering
- H05K3/3452—Solder masks
Landscapes
- Electric Connection Of Electric Components To Printed Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は対向する複数の接続端子
を有するプリント配線板に関するものである。
を有するプリント配線板に関するものである。
【０００２】
【従来の技術】電子機器の軽薄短小化を進める手段とし
て、ＳＯＰ（Ｓｍａｌｌ Ｏｕｔｌｉｎｅ Ｐａｃｋａ
ｇｅ）や４方向にリードを引き出したＱＦＰ（Ｑｕａｄ
Ｆｌａｔ Ｐａｃｋａｇｅ ）といった表面実装部品
が使用されている。そして、多ピン化が進みリード（ピ
ン）のピッチが狭くなっており、それに対応してプリン
ト配線板に形成される導体パターンの接続端子（パッド
）の大きさも小さくなってきている。
て、ＳＯＰ（Ｓｍａｌｌ Ｏｕｔｌｉｎｅ Ｐａｃｋａ
ｇｅ）や４方向にリードを引き出したＱＦＰ（Ｑｕａｄ
Ｆｌａｔ Ｐａｃｋａｇｅ ）といった表面実装部品
が使用されている。そして、多ピン化が進みリード（ピ
ン）のピッチが狭くなっており、それに対応してプリン
ト配線板に形成される導体パターンの接続端子（パッド
）の大きさも小さくなってきている。
【０００３】従来のプリント配線板ではＱＦＰを実装す
るための導体パターンは図５（ａ）に示すように、ＱＦ
Ｐ搭載部１１の周囲にＱＦＰのリード（図示せず）と対
応する状態で、互いに対向する複数のパッド１２がそれ
ぞれ配置されている。ソルダレジスト１３は各パッド１
２の周囲にクリアランスを設けた状態で施される。一般
にパッドの周囲にクリアランスを設けた状態でソルダレ
ジストを形成する場合には、ソルダレジストを施すとき
に多少の誤差でずれが生じてもパッドにソルダレジスト
が被らないようにパッドの周囲に充分なクリアランス（
通常０．３ｍｍ以上）が設けられる。しかし、高密度化
のため隣接する配線が近くなり、例えば、図５（ａ）に
おいてＱＦＰ搭載部１１側のパッド１２の先端に近い位
置に配線が存在する場合、パッド１２の先端とソルダレ
ジスト１３とのクリアランスＣを狭く（例えば、０．１
〜０．１５ｍｍ）する必要がある。
るための導体パターンは図５（ａ）に示すように、ＱＦ
Ｐ搭載部１１の周囲にＱＦＰのリード（図示せず）と対
応する状態で、互いに対向する複数のパッド１２がそれ
ぞれ配置されている。ソルダレジスト１３は各パッド１
２の周囲にクリアランスを設けた状態で施される。一般
にパッドの周囲にクリアランスを設けた状態でソルダレ
ジストを形成する場合には、ソルダレジストを施すとき
に多少の誤差でずれが生じてもパッドにソルダレジスト
が被らないようにパッドの周囲に充分なクリアランス（
通常０．３ｍｍ以上）が設けられる。しかし、高密度化
のため隣接する配線が近くなり、例えば、図５（ａ）に
おいてＱＦＰ搭載部１１側のパッド１２の先端に近い位
置に配線が存在する場合、パッド１２の先端とソルダレ
ジスト１３とのクリアランスＣを狭く（例えば、０．１
〜０．１５ｍｍ）する必要がある。
【０００４】
【発明が解決しようとする課題】前記のようにパッド１
２とソルダレジスト１３とのクリアランスＣが狭い条件
でソルダレジスト１３を施した場合に例えば斜め方向に
位置ずれが生じると、図５（ｂ）に示すように一方（図
５（ｂ）の左側及び下側部分）では本来ソルダレジスト
１３のかからないパッド１２の一部がソルダレジスト１
３で覆われ、他方では本来ソルダレジスト１３に覆われ
る配線部１４の一部が露出する状態となり、パッド１２
の面積が変化する。パッド１２の面積が変化するとＱＦ
Ｐのリードを半田付けするためにパッド１２に半田ペー
ストを一定量塗布する場合、半田ペーストの厚さが変化
する。そして、面積が小さくなったパッド１２に面積が
正規の状態に対応する量の半田ペーストが塗布されると
、半田ペーストのリフロー時に一部がパッド１２上から
流れ出して隣接するパッド１２との間でショートを起こ
す虞がある。一方、均一の厚さで半田ペーストを塗布し
た場合には、面積の変化に対応してパッド１２上に塗布
される半田ペースト量が変化し、ＱＦＰのリードと導体
パターンのパッド１２との接続不良が生じる。又、ＱＦ
Ｐに限らずＳＯＰの場合も同様な不都合が起こる。さら
に、半田による接続に限らずワイヤボンディングにより
ＩＣチップをプリント配線板に実装する場合においても
、パッドの面積が小さくなるとボンディング不良を招く
という問題がある。
２とソルダレジスト１３とのクリアランスＣが狭い条件
でソルダレジスト１３を施した場合に例えば斜め方向に
位置ずれが生じると、図５（ｂ）に示すように一方（図
５（ｂ）の左側及び下側部分）では本来ソルダレジスト
１３のかからないパッド１２の一部がソルダレジスト１
３で覆われ、他方では本来ソルダレジスト１３に覆われ
る配線部１４の一部が露出する状態となり、パッド１２
の面積が変化する。パッド１２の面積が変化するとＱＦ
Ｐのリードを半田付けするためにパッド１２に半田ペー
ストを一定量塗布する場合、半田ペーストの厚さが変化
する。そして、面積が小さくなったパッド１２に面積が
正規の状態に対応する量の半田ペーストが塗布されると
、半田ペーストのリフロー時に一部がパッド１２上から
流れ出して隣接するパッド１２との間でショートを起こ
す虞がある。一方、均一の厚さで半田ペーストを塗布し
た場合には、面積の変化に対応してパッド１２上に塗布
される半田ペースト量が変化し、ＱＦＰのリードと導体
パターンのパッド１２との接続不良が生じる。又、ＱＦ
Ｐに限らずＳＯＰの場合も同様な不都合が起こる。さら
に、半田による接続に限らずワイヤボンディングにより
ＩＣチップをプリント配線板に実装する場合においても
、パッドの面積が小さくなるとボンディング不良を招く
という問題がある。
【０００５】本発明は前記の問題点に鑑みてなされたも
のであって、その目的は配線の高密度化に伴って充分な
クリアランスが確保できない条件において、導体パター
ンの接続端子（パッド）の周囲に施されるソルダレジス
トに位置ずれが生じても、電子部品との接続に使用され
るパッドの面積が一定に保持され、電子部品を実装する
際の接続不良を確実に防止することができるプリント配
線板を提供することにある。
のであって、その目的は配線の高密度化に伴って充分な
クリアランスが確保できない条件において、導体パター
ンの接続端子（パッド）の周囲に施されるソルダレジス
トに位置ずれが生じても、電子部品との接続に使用され
るパッドの面積が一定に保持され、電子部品を実装する
際の接続不良を確実に防止することができるプリント配
線板を提供することにある。
【０００６】
【課題を解決するための手段】前記の目的を達成するた
め本発明においては、対向する複数の接続端子を有する
プリント配線板において、前記接続端子を接続に必要な
長さ以上の長大なものとして形成し、前記接続端子を露
出させるソルダレジスト開口部を前記接続端子を横切る
ように設けた。
め本発明においては、対向する複数の接続端子を有する
プリント配線板において、前記接続端子を接続に必要な
長さ以上の長大なものとして形成し、前記接続端子を露
出させるソルダレジスト開口部を前記接続端子を横切る
ように設けた。
【０００７】
【作用】本発明のプリント配線板では、接続に必要な長
さ以上の長大なものに形成された接続端子のうち、接続
端子を横切るように設けられたソルダレジスト開口部か
ら露出した部分が接続に使用される実質上の接続端子（
パッド）となるため、ソルダレジストに位置ずれが生じ
た場合でも、露出部の相対位置が変化するだけで露出部
の面積は一定となる。従って、パッド上に半田ペースト
を塗布した場合に半田ペーストの厚さ及び半田ペースト
量が常に一定となり電子部品のリードとの接着不良が確
実に防止される。又、ワイヤボンディングを採用した場
合も接続不良が防止される。
さ以上の長大なものに形成された接続端子のうち、接続
端子を横切るように設けられたソルダレジスト開口部か
ら露出した部分が接続に使用される実質上の接続端子（
パッド）となるため、ソルダレジストに位置ずれが生じ
た場合でも、露出部の相対位置が変化するだけで露出部
の面積は一定となる。従って、パッド上に半田ペースト
を塗布した場合に半田ペーストの厚さ及び半田ペースト
量が常に一定となり電子部品のリードとの接着不良が確
実に防止される。又、ワイヤボンディングを採用した場
合も接続不良が防止される。
【０００８】
【実施例】以下、本発明を具体化した一実施例を図１，
図２に従って説明する。図１に示すようにプリント配線
板１の基材２上に設けられたＱＦＰ搭載部３の周囲には
、多数の導体パターン４，５が互いに対向する状態で上
下及び左右方向に延びる状態に形成されている。導体パ
ターン４，５の配線部４ａ，５ａの先端にはＱＦＰ搭載
部３に搭載されるＱＦＰ（図示せず）のリードとの接着
に必要な長さ（約２ｍｍ）とソルダレジスト６を施す際
の許容誤差（約±０．３ｍｍ）との和以上の長さを有し
、かつ一定幅（約０．４ｍｍ）の接続端子４ｂ，５ｂが
それぞれ形成されている。導体パターン４，５及びＱＦ
Ｐ搭載部３はソルダレジスト６により被覆されている。 ソルダレジスト６には所定幅（約２ｍｍ）のソルダレジ
スト開口部７が前記各接続端子４ｂ，５ｂをその長手方
向と直交状態で横切るように形成され、各接続端子４ｂ
，５ｂが接続に必要な長さだけ露出されている。そして
、接続端子４ｂ，５ｂの露出部が実質的にリードとの接
続に使用されるパッド４ｃ，５ｃとなっている。すなわ
ち、各パッド４ｃ，５ｃの長手方向の両端には従来と異
なりソルダレジスト６との間にクリアランスがない。従
って、例えば図２に示すように導体パターン５とソルダ
レジスト６との相対位置が左右方向にずれた場合、左右
方向に延びる導体パターン５のパッド５ｃはその露出部
の位置はずれるが、露出部の面積は変化しない。上下方
向に延びる導体パターン４のパッド４ｃは露出部の位置
も面積も変化しない。又、ソルダレジスト６の位置が斜
め方向にずれた場合には、全てのパッド４ｃ、５ｃの位
置がずれるが面積は変化しない。
図２に従って説明する。図１に示すようにプリント配線
板１の基材２上に設けられたＱＦＰ搭載部３の周囲には
、多数の導体パターン４，５が互いに対向する状態で上
下及び左右方向に延びる状態に形成されている。導体パ
ターン４，５の配線部４ａ，５ａの先端にはＱＦＰ搭載
部３に搭載されるＱＦＰ（図示せず）のリードとの接着
に必要な長さ（約２ｍｍ）とソルダレジスト６を施す際
の許容誤差（約±０．３ｍｍ）との和以上の長さを有し
、かつ一定幅（約０．４ｍｍ）の接続端子４ｂ，５ｂが
それぞれ形成されている。導体パターン４，５及びＱＦ
Ｐ搭載部３はソルダレジスト６により被覆されている。 ソルダレジスト６には所定幅（約２ｍｍ）のソルダレジ
スト開口部７が前記各接続端子４ｂ，５ｂをその長手方
向と直交状態で横切るように形成され、各接続端子４ｂ
，５ｂが接続に必要な長さだけ露出されている。そして
、接続端子４ｂ，５ｂの露出部が実質的にリードとの接
続に使用されるパッド４ｃ，５ｃとなっている。すなわ
ち、各パッド４ｃ，５ｃの長手方向の両端には従来と異
なりソルダレジスト６との間にクリアランスがない。従
って、例えば図２に示すように導体パターン５とソルダ
レジスト６との相対位置が左右方向にずれた場合、左右
方向に延びる導体パターン５のパッド５ｃはその露出部
の位置はずれるが、露出部の面積は変化しない。上下方
向に延びる導体パターン４のパッド４ｃは露出部の位置
も面積も変化しない。又、ソルダレジスト６の位置が斜
め方向にずれた場合には、全てのパッド４ｃ、５ｃの位
置がずれるが面積は変化しない。
【０００９】前記プリント配線板１にＱＦＰを実装する
場合は、各パッド４ｃ，５ｃに半田ペーストを塗布して
その上にＱＦＰを乗せて半田をリフローさせる。ソルダ
レジスト６を施す際における位置ずれの有無にかかわら
ず、パッド４ｃ，５ｃの露出部の面積が変化しないため
、当該部分に塗布される半田ペーストの厚さ及び量が一
定となる。従って、ＱＦＰのリードとパッド４ｃ，５ｃ
との半田による接続が常に同じ状態で行われ、半田量の
ばらつき等に起因する接続不良の発生や半田がパッドか
ら流れ出すことによる隣接パッド間でのショートの発生
が確実に防止される。
場合は、各パッド４ｃ，５ｃに半田ペーストを塗布して
その上にＱＦＰを乗せて半田をリフローさせる。ソルダ
レジスト６を施す際における位置ずれの有無にかかわら
ず、パッド４ｃ，５ｃの露出部の面積が変化しないため
、当該部分に塗布される半田ペーストの厚さ及び量が一
定となる。従って、ＱＦＰのリードとパッド４ｃ，５ｃ
との半田による接続が常に同じ状態で行われ、半田量の
ばらつき等に起因する接続不良の発生や半田がパッドか
ら流れ出すことによる隣接パッド間でのショートの発生
が確実に防止される。
【００１０】なお、本発明は前記実施例に限定されるも
のではなく、例えば、ソルダレジスト開口部は必ずしも
接続端子４ｂ，５ｂと直交しなくてもよくパッド４ｃ，
５ｃの形状は長方形でなく平行四辺形でもよい。又、図
３に示すように各接続端子４ｂ，５ｂの組に対応して４
個のソルダレジスト開口部７を設けたり、図４に示すよ
うにＳＯＰを実装するため複数のパッド４ｃを対向する
状態で２列に配置したり、パッドを１：１で対応しない
状態に配置したりしてもよい。さらには、半田により電
子部品（ＩＣチップ）をパッドに接続する場合に限らず
、ワイヤボンディングによりＩＣチップをプリント配線
板に実装する場合に適用してもよい。
のではなく、例えば、ソルダレジスト開口部は必ずしも
接続端子４ｂ，５ｂと直交しなくてもよくパッド４ｃ，
５ｃの形状は長方形でなく平行四辺形でもよい。又、図
３に示すように各接続端子４ｂ，５ｂの組に対応して４
個のソルダレジスト開口部７を設けたり、図４に示すよ
うにＳＯＰを実装するため複数のパッド４ｃを対向する
状態で２列に配置したり、パッドを１：１で対応しない
状態に配置したりしてもよい。さらには、半田により電
子部品（ＩＣチップ）をパッドに接続する場合に限らず
、ワイヤボンディングによりＩＣチップをプリント配線
板に実装する場合に適用してもよい。
【００１１】
【発明の効果】以上詳述したように本発明によれば、ソ
ルダレジストの位置ずれが発生しても接着に使用される
導体パターンの接続端子（パッド）面積が一定となり、
電子部品を半田付けするためパッドに塗布される半田ペ
ーストの厚さ及び半田量が各パッドで一定となり、電子
部品のリードとパッドとの接続不良が確実に防止されて
信頼性が向上する。又、パッド面積が設計通りに確保さ
れるため、ワイヤボンディングによりＩＣチップをプリ
ント配線板に実装する場合においてもボンディング不良
を確実に防止することができる。
ルダレジストの位置ずれが発生しても接着に使用される
導体パターンの接続端子（パッド）面積が一定となり、
電子部品を半田付けするためパッドに塗布される半田ペ
ーストの厚さ及び半田量が各パッドで一定となり、電子
部品のリードとパッドとの接続不良が確実に防止されて
信頼性が向上する。又、パッド面積が設計通りに確保さ
れるため、ワイヤボンディングによりＩＣチップをプリ
ント配線板に実装する場合においてもボンディング不良
を確実に防止することができる。
【図１】ソルダレジストが正しい位置に塗布された状態
を示す概略平面図である。
を示す概略平面図である。
【図２】ソルダレジストの塗布位置がずれた状態を示す
概略平面図である。
概略平面図である。
【図３】変更例の概略平面図である。
【図４】別の変更例の概略平面図である。
【図５】（ａ）は従来例におけるソルダレジストが正し
い位置に塗布された状態を示す概略平面図、（ｂ）はソ
ルダレジストの塗布位置がずれた状態を示す概略平面図
である。
い位置に塗布された状態を示す概略平面図、（ｂ）はソ
ルダレジストの塗布位置がずれた状態を示す概略平面図
である。
１…プリント配線板、３…ＱＦＰ搭載部、４，５…導体
パターン、４ｂ，５ｂ…接続端子、４ｃ，５ｃ…パッド
、６…ソルダレジスト、７…ソルダレジスト開口部。
パターン、４ｂ，５ｂ…接続端子、４ｃ，５ｃ…パッド
、６…ソルダレジスト、７…ソルダレジスト開口部。
Claims (1)
- 【請求項１】 対向する複数の接続端子を有するプリ
ント配線板において、前記接続端子（４ｂ，５ｂ）を接
続に必要な長さ以上の長大なものとして形成し、前記接
続端子（４ｂ，５ｂ）を露出させるソルダレジスト開口
部（７）を前記接続端子（４ｂ，５ｂ）を横切るように
設けたことを特徴とするプリント配線板。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7126191A JPH04306898A (ja) | 1991-04-03 | 1991-04-03 | プリント配線板 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7126191A JPH04306898A (ja) | 1991-04-03 | 1991-04-03 | プリント配線板 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04306898A true JPH04306898A (ja) | 1992-10-29 |
Family
ID=13455608
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7126191A Pending JPH04306898A (ja) | 1991-04-03 | 1991-04-03 | プリント配線板 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04306898A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0681416A3 (en) * | 1994-05-06 | 1996-07-03 | Seiko Epson Corp | Printed circuit board and method for connecting electronic parts. |
-
1991
- 1991-04-03 JP JP7126191A patent/JPH04306898A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0681416A3 (en) * | 1994-05-06 | 1996-07-03 | Seiko Epson Corp | Printed circuit board and method for connecting electronic parts. |
| US5943217A (en) * | 1994-05-06 | 1999-08-24 | Seiko Epson Corporation | Printed circuit board for mounting at least one electronic part |
| US6201193B1 (en) | 1994-05-06 | 2001-03-13 | Seiko Epson Corporation | Printed circuit board having a positioning marks for mounting at least one electronic part |
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