JPH04306825A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH04306825A JPH04306825A JP9608291A JP9608291A JPH04306825A JP H04306825 A JPH04306825 A JP H04306825A JP 9608291 A JP9608291 A JP 9608291A JP 9608291 A JP9608291 A JP 9608291A JP H04306825 A JPH04306825 A JP H04306825A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置の製造方法
に関し、特に、バイポ−ラトランジスタのエミッタ形成
部のポリシリコン電極パタ−ン形成に係る半導体装置の
製造方法に関する。
に関し、特に、バイポ−ラトランジスタのエミッタ形成
部のポリシリコン電極パタ−ン形成に係る半導体装置の
製造方法に関する。
【０００２】
【従来の技術】従来の半導体装置の製造方法を図３に基
づいて説明する。図３は、従来の半導体装置の製造工程
を示すフロー図であって、工程Ａ〜Ｇの縦断面図である
。
づいて説明する。図３は、従来の半導体装置の製造工程
を示すフロー図であって、工程Ａ〜Ｇの縦断面図である
。
【０００３】従来の半導体装置は、図３に示すように、
まず、シリコン基板１上に酸化膜２と窒化膜３を成長さ
せ、この窒化膜２上にフォトレジスト４のパタ−ンを形
成する（工程Ａ）。次に、フォトレジスト４のパタ−ン
をマスクにして、窒化膜３を、続いて、酸化膜２をエッ
チングし（工程Ｂ、工程Ｃ）、エミッタ部を開口する。 そして、フォトレジスト４のパタ−ンを除去した後（工
程Ｄ）、ポリシリコン６を成長させ、このポリシリコン
６上にフォトレジスト７のパタ−ンを形成する（工程Ｅ
）。次に、このフォトレジスト７のパタ−ンをマスクに
して、ポリシリコン６をエッチングした後（工程Ｆ）、
フォトレジスト７のパタ−ンを除去し（工程Ｇ）、エミ
ッタ形成部のポリシリ電極パタ−ンを形成するものであ
る。
まず、シリコン基板１上に酸化膜２と窒化膜３を成長さ
せ、この窒化膜２上にフォトレジスト４のパタ−ンを形
成する（工程Ａ）。次に、フォトレジスト４のパタ−ン
をマスクにして、窒化膜３を、続いて、酸化膜２をエッ
チングし（工程Ｂ、工程Ｃ）、エミッタ部を開口する。 そして、フォトレジスト４のパタ−ンを除去した後（工
程Ｄ）、ポリシリコン６を成長させ、このポリシリコン
６上にフォトレジスト７のパタ−ンを形成する（工程Ｅ
）。次に、このフォトレジスト７のパタ−ンをマスクに
して、ポリシリコン６をエッチングした後（工程Ｆ）、
フォトレジスト７のパタ−ンを除去し（工程Ｇ）、エミ
ッタ形成部のポリシリ電極パタ−ンを形成するものであ
る。
【０００４】
【発明が解決しようとする課題】従来の半導体装置の製
造法では、上記したように、フォトレジスト４をマスク
にして、まず、エミッタ部を開口し、次に、別のマスク
（フォトレジスト７）によりポリシリ電極パタ−ンのエ
ッチングを行うものであり、このため、アライメントの
ズレが生ずると、このポリシリ電極パタ−ンが良好に形
成できない欠点を有している。また、アライメントの余
裕をとるために、ポリシリ電極パタ−ンをエミッタ開口
部のパタ−ンよりも充分に大きくとる必要があり、素子
の微細化の妨げとなる問題点を有している。
造法では、上記したように、フォトレジスト４をマスク
にして、まず、エミッタ部を開口し、次に、別のマスク
（フォトレジスト７）によりポリシリ電極パタ−ンのエ
ッチングを行うものであり、このため、アライメントの
ズレが生ずると、このポリシリ電極パタ−ンが良好に形
成できない欠点を有している。また、アライメントの余
裕をとるために、ポリシリ電極パタ−ンをエミッタ開口
部のパタ−ンよりも充分に大きくとる必要があり、素子
の微細化の妨げとなる問題点を有している。
【０００５】即ち、上記した従来の半導体装置の製造方
法では、エミッタ開口とポリシリ電極形成とを別々のマ
スクで行なっているため、アライメントのズレが生じる
と、良好なポリシリ電極パタ−ンを形成できない欠点を
有しており、また、アライメントのズレに対し余裕を持
とうとすると、エミッタ開口部に対しポリシリ電極パタ
−ンを充分に大きくとる必要があり、素子の微細化を妨
げるという問題点を有している。
法では、エミッタ開口とポリシリ電極形成とを別々のマ
スクで行なっているため、アライメントのズレが生じる
と、良好なポリシリ電極パタ−ンを形成できない欠点を
有しており、また、アライメントのズレに対し余裕を持
とうとすると、エミッタ開口部に対しポリシリ電極パタ
−ンを充分に大きくとる必要があり、素子の微細化を妨
げるという問題点を有している。
【０００６】そこで、本発明は、上記欠点、問題点を解
消することを技術的課題とし、特に、バイポ−ラトラン
ジスタのエミッタ形成部のポリシリ電極パタ−ン形成に
おいて、エミッタ部とポリシリ電極パタ−ンのアライメ
ントのズレをなくする半導体装置の製造方法を提供する
ことを目的とする。
消することを技術的課題とし、特に、バイポ−ラトラン
ジスタのエミッタ形成部のポリシリ電極パタ−ン形成に
おいて、エミッタ部とポリシリ電極パタ−ンのアライメ
ントのズレをなくする半導体装置の製造方法を提供する
ことを目的とする。
【０００７】
【課題を解決するための手段】そして、本発明は、上記
目的を達成する手段として、エミッタ開口とポリシリ電
極形成とを別々のマスクで行わないようにするものであ
って、即ち、エミッタ開口用のフォトレジストパタ−ン
をそのまま用いてポリシリ電極パタ−ンを形成するもの
であって、本発明の第１の特徴点は、 Ａ：シリコン基板上に酸化膜と窒化膜を成長させ、窒化
膜上にフォトレジストパタ−ンを形成する工程、Ｂ：フ
ォトレジストパタ−ンがついたままＣＶＤ酸化膜を成長
させる工程、 Ｃ：フォトレジストパタ−ン表面が露出するまで、かつ
、フォトレジスト側壁部にＣＶＤ酸化膜が付着するよう
に、ＣＶＤ酸化膜をエッチングする工程、Ｄ：フォトレ
ジストとフォトレジスト側壁部に付着しているＣＶＤ酸
化膜をマスクとして窒化膜をエッチングする工程、 Ｅ：窒化膜をマスクとして酸化膜をエッチングする工程
、 Ｆ：ウエハー上にポリシリコンを成長させる工程、Ｇ：
フォトレジストパタ−ン表面が露出するまでポリシリコ
ンをエッチングする工程、 Ｈ：フォトレジストパタ−ンを除去する工程、の各工程
を含む半導体装置の製造方法である。
目的を達成する手段として、エミッタ開口とポリシリ電
極形成とを別々のマスクで行わないようにするものであ
って、即ち、エミッタ開口用のフォトレジストパタ−ン
をそのまま用いてポリシリ電極パタ−ンを形成するもの
であって、本発明の第１の特徴点は、 Ａ：シリコン基板上に酸化膜と窒化膜を成長させ、窒化
膜上にフォトレジストパタ−ンを形成する工程、Ｂ：フ
ォトレジストパタ−ンがついたままＣＶＤ酸化膜を成長
させる工程、 Ｃ：フォトレジストパタ−ン表面が露出するまで、かつ
、フォトレジスト側壁部にＣＶＤ酸化膜が付着するよう
に、ＣＶＤ酸化膜をエッチングする工程、Ｄ：フォトレ
ジストとフォトレジスト側壁部に付着しているＣＶＤ酸
化膜をマスクとして窒化膜をエッチングする工程、 Ｅ：窒化膜をマスクとして酸化膜をエッチングする工程
、 Ｆ：ウエハー上にポリシリコンを成長させる工程、Ｇ：
フォトレジストパタ−ン表面が露出するまでポリシリコ
ンをエッチングする工程、 Ｈ：フォトレジストパタ−ンを除去する工程、の各工程
を含む半導体装置の製造方法である。
【０００８】本発明の第１の特徴点において、上記Ｃ工
程におけるエッチング手段として、異方性ドライエッチ
ングの採用が好ましく、この異方性ドライエッチングに
よりＣＶＤ酸化膜をエッチングすると、フォトレジスト
の側壁部にのみＣＶＤ酸化膜が残存する。また、上記Ｇ
工程においても、異方性ドライエッチングの採用が好ま
しく、更に、上記Ｈ工程におけるフォトレジストパタ−
ンの除去手段として、酸素プラズマエッチングの採用が
好ましい。
程におけるエッチング手段として、異方性ドライエッチ
ングの採用が好ましく、この異方性ドライエッチングに
よりＣＶＤ酸化膜をエッチングすると、フォトレジスト
の側壁部にのみＣＶＤ酸化膜が残存する。また、上記Ｇ
工程においても、異方性ドライエッチングの採用が好ま
しく、更に、上記Ｈ工程におけるフォトレジストパタ−
ンの除去手段として、酸素プラズマエッチングの採用が
好ましい。
【０００９】また、本発明の第２の特徴点は、前記工程
Ａ〜Ｆに続いて、前記工程Ｇ、Ｈに代えて、フォトレジ
ストの除去とフォトレジスト上のポリシリコンの除去と
を同時に行なう工程を含む半導体装置の製造方法である
。
Ａ〜Ｆに続いて、前記工程Ｇ、Ｈに代えて、フォトレジ
ストの除去とフォトレジスト上のポリシリコンの除去と
を同時に行なう工程を含む半導体装置の製造方法である
。
【００１０】本発明の第２の特徴点において、フォトレ
ジストの除去とフォトレジスト上のポリシリコンの除去
とを同時に行なう手段として、メチルエチルケトンの使
用が好ましい。
ジストの除去とフォトレジスト上のポリシリコンの除去
とを同時に行なう手段として、メチルエチルケトンの使
用が好ましい。
【００１１】
【実施例】次に、本発明を図１及び図２に基づいてより
詳細に説明する。図１は、本発明の実施例１を示すフロ
ー図であって、工程Ａ〜Ｈの縦断面図である。また、図
２は、同じく本発明の実施例２を示すフロー図であって
、工程Ａ〜Ｇの縦断面図である。 （実施例１）まず、図１の工程Ａに示すように、シリコ
ン基板１上に酸化膜２と窒化膜３を成長させ、窒化膜３
上にエミッタ部開口のためのフォトレジスト４のパタ−
ンを形成する。
詳細に説明する。図１は、本発明の実施例１を示すフロ
ー図であって、工程Ａ〜Ｈの縦断面図である。また、図
２は、同じく本発明の実施例２を示すフロー図であって
、工程Ａ〜Ｇの縦断面図である。 （実施例１）まず、図１の工程Ａに示すように、シリコ
ン基板１上に酸化膜２と窒化膜３を成長させ、窒化膜３
上にエミッタ部開口のためのフォトレジスト４のパタ−
ンを形成する。
【００１２】次に、同工程Ｂに示すように、フォトレジ
スト４のパタ−ンがついたまま、ＣＶＤ酸化膜５を成長
させた後、このＣＶＤ酸化膜５を異方性ドライエッチン
グによりエッチングする（同工程Ｃ）。ここで、フォト
レジスト４の表面が露出するまでＣＶＤ酸化膜５を異方
性ドライエッチングによりエッチングすると、同工程Ｃ
に示すように、フォトレジスト４の側壁にのみＣＶＤ酸
化膜５が残存する。
スト４のパタ−ンがついたまま、ＣＶＤ酸化膜５を成長
させた後、このＣＶＤ酸化膜５を異方性ドライエッチン
グによりエッチングする（同工程Ｃ）。ここで、フォト
レジスト４の表面が露出するまでＣＶＤ酸化膜５を異方
性ドライエッチングによりエッチングすると、同工程Ｃ
に示すように、フォトレジスト４の側壁にのみＣＶＤ酸
化膜５が残存する。
【００１３】次いで、同工程Ｄに示すように、フォトレ
ジスト４とフォトレジスト４の側壁のＣＶＤ酸化膜５を
マスクにして窒化膜３をエッチングする。続いて、同工
程Ｅに示すように、窒化膜３をマスクにして酸化膜２を
エッチングする。このエッチングにより、フォトレジス
ト４の側壁部のＣＶＤ酸化膜５も除去される。
ジスト４とフォトレジスト４の側壁のＣＶＤ酸化膜５を
マスクにして窒化膜３をエッチングする。続いて、同工
程Ｅに示すように、窒化膜３をマスクにして酸化膜２を
エッチングする。このエッチングにより、フォトレジス
ト４の側壁部のＣＶＤ酸化膜５も除去される。
【００１４】その後、同工程Ｆに示すように、ポリシリ
コン６をウエハ−全面に成長させ、次に、フォトレジス
ト４の表面が露出するまで、ポリシリコン６を異方性ド
ライエッチングによりエッチングする（同工程Ｇ）。続
いて、フォトレジスト４を除去し（同工程Ｈ）、ポリシ
リ電極パタ−ンが形成される。
コン６をウエハ−全面に成長させ、次に、フォトレジス
ト４の表面が露出するまで、ポリシリコン６を異方性ド
ライエッチングによりエッチングする（同工程Ｇ）。続
いて、フォトレジスト４を除去し（同工程Ｈ）、ポリシ
リ電極パタ−ンが形成される。
【００１５】この実施例１では、窒化膜３をエッチング
する場合に、フォトレジスト４の側壁に付着しているＣ
ＶＤ酸化膜５をマスクとするため、マスク寸法よりも微
細なエミッタが形成できる作用効果が生ずる。また、ポ
リシリ電極を形成する場合、エミッタのフォトレジスト
４のパタ−ンをそのまま用いているため（セルファライ
ン）、エミッタ開口部とポリシリコン電極パタ−ンのズ
レは無いものである。
する場合に、フォトレジスト４の側壁に付着しているＣ
ＶＤ酸化膜５をマスクとするため、マスク寸法よりも微
細なエミッタが形成できる作用効果が生ずる。また、ポ
リシリ電極を形成する場合、エミッタのフォトレジスト
４のパタ−ンをそのまま用いているため（セルファライ
ン）、エミッタ開口部とポリシリコン電極パタ−ンのズ
レは無いものである。
【００１６】（実施例２）次に、本発明の実施例２を図
２に基づいて説明する。図２の工程Ａ〜工程Ｆまでは、
実施例１と同一であり、重複するため、その説明を省略
する。この実施例２は、図２の工程Ａ〜工程Ｆに続いて
、ＭＥＫ（メチルエチルケトン）内にウエハ−を入れる
。この処理により、フォトレジスト４と共にフォトレジ
スト４上のポリシリコン６が除去され（リフトオフ法）
、図２の工程Ｇに示すポリシリ電極パタ−ンが形成され
る。
２に基づいて説明する。図２の工程Ａ〜工程Ｆまでは、
実施例１と同一であり、重複するため、その説明を省略
する。この実施例２は、図２の工程Ａ〜工程Ｆに続いて
、ＭＥＫ（メチルエチルケトン）内にウエハ−を入れる
。この処理により、フォトレジスト４と共にフォトレジ
スト４上のポリシリコン６が除去され（リフトオフ法）
、図２の工程Ｇに示すポリシリ電極パタ−ンが形成され
る。
【００１７】この実施例２では、実施例１に比較し、リ
フトオフ法を用いているため、工程数が少なくてすむと
いう利点を有する。
フトオフ法を用いているため、工程数が少なくてすむと
いう利点を有する。
【００１８】
【発明の効果】本発明は、以上詳記したように、エミッ
タ開口用のフォトレジストパタ−ンをそのまま用いてポ
リシリコン電極パタ−ンを形成するものであり、これに
よって、エミッタ部とポリシリコン電極パタ−ンのアラ
イメントのズレが生じないという効果を生じ、また、微
細なエミッタを形成することができる効果が生ずる。
タ開口用のフォトレジストパタ−ンをそのまま用いてポ
リシリコン電極パタ−ンを形成するものであり、これに
よって、エミッタ部とポリシリコン電極パタ−ンのアラ
イメントのズレが生じないという効果を生じ、また、微
細なエミッタを形成することができる効果が生ずる。
【図１】図１は、本発明の実施例１を示すフロー図であ
って、工程Ａ〜Ｈの縦断面図である。
って、工程Ａ〜Ｈの縦断面図である。
【図２】図２は、図２は、同じく本発明の実施例２を示
すフロー図であって、工程Ａ〜Ｇの縦断面図である。
すフロー図であって、工程Ａ〜Ｇの縦断面図である。
【図３】図３は、従来の半導体装置の製造工程を示すフ
ロー図であって、工程Ａ〜Ｇの縦断面図である。
ロー図であって、工程Ａ〜Ｇの縦断面図である。
１ シリコン基板
２ 酸化膜
３ 窒化膜
４ フォトレジスト
５ ＣＶＤ酸化膜
６ ポリシリコン
７ フォトレジスト
Claims (4)
- 【請求項１】 Ａ：シリコン基板上に酸化膜と窒化膜
を成長させ、窒化膜上にフォトレジストパタ−ンを形成
する工程、 Ｂ：フォトレジストパタ−ンがついたままＣＶＤ酸化膜
を成長させる工程、 Ｃ：フォトレジストパタ−ン表面が露出するまで、かつ
、フォトレジスト側壁部にＣＶＤ酸化膜が付着するよう
に、ＣＶＤ酸化膜をエッチングする工程、Ｄ：フォトレ
ジストとフォトレジスト側壁部に付着しているＣＶＤ酸
化膜をマスクとして窒化膜をエッチングする工程、 Ｅ：窒化膜をマスクとして酸化膜をエッチングする工程
、 Ｆ：ウエハー上にポリシリコンを成長させる工程、Ｇ：
フォトレジストパタ−ン表面が露出するまでポリシリコ
ンをエッチングする工程、 Ｈ：フォトレジストパタ−ンを除去する工程、の各工程
を含むことを特徴とする半導体装置の製造方法。 - 【請求項２】 上記Ｃ工程及びＧ工程におけるエッチ
ングとして、共に異方性ドライエッチングを採用し、ま
た、上記Ｈ工程におけるフォトレジストパタ−ンの除去
を、酸素プラズマエッチングにより行なう請求項１に記
載の半導体装置の製造方法。 - 【請求項３】 Ａ：シリコン基板上に酸化膜と窒化膜
を成長させ、窒化膜上にフォトレジストパタ−ンを形成
する工程、 Ｂ：フォトレジストパタ−ンがついたままＣＶＤ酸化膜
を成長させる工程、 Ｃ：フォトレジストパタ−ン表面が露出するまで、かつ
、フォトレジスト側壁部にＣＶＤ酸化膜が付着するよう
に、ＣＶＤ酸化膜をエッチングする工程、Ｄ：フォトレ
ジストとフォトレジスト側壁部に付着しているＣＶＤ酸
化膜をマスクとして窒化膜をエッチングする工程、 Ｅ：窒化膜をマスクとして酸化膜をエッチングする工程
、 Ｆ：ウエハー上にポリシリコンを成長させる工程、Ｇ：
フォトレジストの除去とフォトレジスト上のポリシリコ
ンの除去とを同時に行なう工程、 の各工程を含むことを特徴とする半導体装置の製造方法
。 - 【請求項４】 上記Ｃ工程におけるエッチングを、異
方性ドライエッチングにより行い、また、Ｇ工程におい
て、メチルエチルケトンを使用し、フォトレジストの除
去とフォトレジスト上のポリシリコンの除去とを同時に
行なう請求項３に記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9608291A JPH04306825A (ja) | 1991-04-03 | 1991-04-03 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9608291A JPH04306825A (ja) | 1991-04-03 | 1991-04-03 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04306825A true JPH04306825A (ja) | 1992-10-29 |
Family
ID=14155474
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9608291A Pending JPH04306825A (ja) | 1991-04-03 | 1991-04-03 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04306825A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100434032B1 (ko) * | 1996-12-30 | 2004-09-07 | 주식회사 하이닉스반도체 | 반도체장치의미세콘택홀형성방법 |
-
1991
- 1991-04-03 JP JP9608291A patent/JPH04306825A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100434032B1 (ko) * | 1996-12-30 | 2004-09-07 | 주식회사 하이닉스반도체 | 반도체장치의미세콘택홀형성방법 |
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