JPH04305933A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH04305933A JPH04305933A JP6995091A JP6995091A JPH04305933A JP H04305933 A JPH04305933 A JP H04305933A JP 6995091 A JP6995091 A JP 6995091A JP 6995091 A JP6995091 A JP 6995091A JP H04305933 A JPH04305933 A JP H04305933A
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Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置の製造方法
に関し、特に高融点金属シリサイドとポリシリコンの積
層構造からなるポリサイド配線に関するものである。
に関し、特に高融点金属シリサイドとポリシリコンの積
層構造からなるポリサイド配線に関するものである。
【０００２】
【従来技術】従来、高融点金属シリサイドとポリシリコ
ンを積層してなるポリサイド構造を有する半導体装置の
製造方法として図４〜図６に示すものがある。
ンを積層してなるポリサイド構造を有する半導体装置の
製造方法として図４〜図６に示すものがある。
【０００３】図４（Ａ）〜（Ｄ）、図５（Ａ）〜（Ｄ）
、図６（Ａ）〜（Ｃ）は従来の半導体装置の製造方法に
おける工程断面図であり、以下にこれを工程順に説明す
る。図４（Ａ）はＰ型シリコン基板１００にＮ型ウエル
領域１０１とＰ型ウエル領域１０２を設け、次にＬＯＣ
ＯＳ法によってフィールド酸化膜１０３を設けてＮＭＯ
Ｓトランジスタ用領域１０４及びＰＭＯＳトランジスタ
用領域１０５とを形成したウェーハ１０６を用意したも
のである。
、図６（Ａ）〜（Ｃ）は従来の半導体装置の製造方法に
おける工程断面図であり、以下にこれを工程順に説明す
る。図４（Ａ）はＰ型シリコン基板１００にＮ型ウエル
領域１０１とＰ型ウエル領域１０２を設け、次にＬＯＣ
ＯＳ法によってフィールド酸化膜１０３を設けてＮＭＯ
Ｓトランジスタ用領域１０４及びＰＭＯＳトランジスタ
用領域１０５とを形成したウェーハ１０６を用意したも
のである。
【０００４】次に図４（Ｂ）に示すようにＭＯＳトラン
ジスタのゲート絶縁膜となるゲート酸化膜１０７を形成
し、続いて減圧ＣＶＤ法によりウェーハ１０６上全面に
ポリシリコン膜１０８を成長させた後、不純物デポジシ
ョン技術を用いて燐拡散を行ない、スパッタ技術を用い
てタングステンシリサイド膜１０９を形成する。その後
、ホトリソ・エッチング技術を用いてＮＭＯＳ及びＰＭ
ＯＳトランジスタのそれぞれ積層構造のゲート電極１１
０及び１１１とゲート配線１１２及び１１３を形成する
。
ジスタのゲート絶縁膜となるゲート酸化膜１０７を形成
し、続いて減圧ＣＶＤ法によりウェーハ１０６上全面に
ポリシリコン膜１０８を成長させた後、不純物デポジシ
ョン技術を用いて燐拡散を行ない、スパッタ技術を用い
てタングステンシリサイド膜１０９を形成する。その後
、ホトリソ・エッチング技術を用いてＮＭＯＳ及びＰＭ
ＯＳトランジスタのそれぞれ積層構造のゲート電極１１
０及び１１１とゲート配線１１２及び１１３を形成する
。
【０００５】次に図４（Ｃ）に示すように全面を酸化さ
せることによって、ゲート電極１１０、１１１上及びゲ
ート配線１１２、１１３上にイオン注入時の保護膜とな
るゲート上保護膜１１５を約２６０Å形成すると同時に
、Ｎ型ウェル領域１０１上及びＰ型ウェル領域１０２上
にも同様に保護膜１１４を約２００Å形成する。
せることによって、ゲート電極１１０、１１１上及びゲ
ート配線１１２、１１３上にイオン注入時の保護膜とな
るゲート上保護膜１１５を約２６０Å形成すると同時に
、Ｎ型ウェル領域１０１上及びＰ型ウェル領域１０２上
にも同様に保護膜１１４を約２００Å形成する。
【０００６】次に図４（Ｄ）に示すようにＰＭＯＳトラ
ンジスタ用領域１０４及びゲート配線１１２をレジスト
膜１１６で覆い、これをマスクとしてＡｓをイオン注入
し、Ｐ型ウェル領域１０２の表面にＮ型の高濃度不純物
領域１１７を、タングステンシリサイド膜１０９中にも
高濃度不純物領域１１８を形成する。
ンジスタ用領域１０４及びゲート配線１１２をレジスト
膜１１６で覆い、これをマスクとしてＡｓをイオン注入
し、Ｐ型ウェル領域１０２の表面にＮ型の高濃度不純物
領域１１７を、タングステンシリサイド膜１０９中にも
高濃度不純物領域１１８を形成する。
【０００７】次に図５（Ａ）に示すようにレジスト膜１
１６を除去し、ＮＭＯＳトランジスタ用領域１０５及び
ゲート配線１１３をレジスト膜１１９で覆い、これをマ
スクとしてＢＦ２ をイオン注入し、Ｎ型ウェル領域１
０１の表面にＰ型の高濃度不純物領域１２０をタングス
テンシリサイド膜１０９中にも高濃度不純物領域１２１
を形成する。
１６を除去し、ＮＭＯＳトランジスタ用領域１０５及び
ゲート配線１１３をレジスト膜１１９で覆い、これをマ
スクとしてＢＦ２ をイオン注入し、Ｎ型ウェル領域１
０１の表面にＰ型の高濃度不純物領域１２０をタングス
テンシリサイド膜１０９中にも高濃度不純物領域１２１
を形成する。
【０００８】次に図５（Ｂ）に示すように全面に層間絶
縁膜としてＰＳＧ膜１２２をＣＶＤ法によって設けた後
、ウェット酸素雰囲気中９００〜９５０℃で約３０分間
熱処理を行う。この熱処理によってこのＰＳＧ膜１２２
がフローして表面の平坦化が進み、同時に高濃度不純物
領域１２０がＰＭＯＳトランジスタ用領域１０４のソー
ス・ドレイン層１２３となり、高濃度不純物領域１１７
が、ＮＭＯＳトランジスタ用領域１０５のソース・ドレ
イン層１２４となる。また、高濃度不純物領域１１８が
タングステンシリサイド膜１０９中に拡散し、タングス
テンシリサイド膜１０９は、高濃度不純物を含有する。 同様にして、高濃度不純物領域１２１も拡散される。
縁膜としてＰＳＧ膜１２２をＣＶＤ法によって設けた後
、ウェット酸素雰囲気中９００〜９５０℃で約３０分間
熱処理を行う。この熱処理によってこのＰＳＧ膜１２２
がフローして表面の平坦化が進み、同時に高濃度不純物
領域１２０がＰＭＯＳトランジスタ用領域１０４のソー
ス・ドレイン層１２３となり、高濃度不純物領域１１７
が、ＮＭＯＳトランジスタ用領域１０５のソース・ドレ
イン層１２４となる。また、高濃度不純物領域１１８が
タングステンシリサイド膜１０９中に拡散し、タングス
テンシリサイド膜１０９は、高濃度不純物を含有する。 同様にして、高濃度不純物領域１２１も拡散される。
【０００９】次に図５（Ｃ）に示すように、ホトリソエ
ッチング技術により、ＰＭＯＳトランジスタ用領域１０
４のソース・ドレイン層１２３上にソース・ドレインコ
ンタクトホール１２７を、ＮＭＯＳトランジスタ用領域
１０５のソース・ドレイン層１２４上にソース・ドレイ
ンコンタクトホール１２９を、ゲート配線１１２上にゲ
ートコンタクトホール１２８をゲート配線１１３上にゲ
ートコンタクトホール１３０を形成する。
ッチング技術により、ＰＭＯＳトランジスタ用領域１０
４のソース・ドレイン層１２３上にソース・ドレインコ
ンタクトホール１２７を、ＮＭＯＳトランジスタ用領域
１０５のソース・ドレイン層１２４上にソース・ドレイ
ンコンタクトホール１２９を、ゲート配線１１２上にゲ
ートコンタクトホール１２８をゲート配線１１３上にゲ
ートコンタクトホール１３０を形成する。
【００１０】次に、図５（Ｄ）に示すように、ＮＭＯＳ
トランジスタ用領域１０５とゲート配線１１３をレジス
ト１３８で覆い、これをマスクとしてＢＦ２をイオン注
入し、ソースドレイン層１２３よりも高濃度のＰＭＯＳ
ソース・ドレインコンタクト領域１３２およびゲートコ
ンタクト領域１３９を形成する。
トランジスタ用領域１０５とゲート配線１１３をレジス
ト１３８で覆い、これをマスクとしてＢＦ２をイオン注
入し、ソースドレイン層１２３よりも高濃度のＰＭＯＳ
ソース・ドレインコンタクト領域１３２およびゲートコ
ンタクト領域１３９を形成する。
【００１１】次に、図６（Ａ）に示すように、レジスト
１３８を除去した後、ＰＭＯＳトランジスタ用領域１０
４とゲート配線１１２をレジスト１４０で覆い、これを
マスクとしてＰをイオン注入し、ソース・ドレイン層１
２４よりも高濃度のＮＭＯＳソース・ドレインコンタク
ト領域１３４及びゲートコンタクト領域１４１を形成す
る。
１３８を除去した後、ＰＭＯＳトランジスタ用領域１０
４とゲート配線１１２をレジスト１４０で覆い、これを
マスクとしてＰをイオン注入し、ソース・ドレイン層１
２４よりも高濃度のＮＭＯＳソース・ドレインコンタク
ト領域１３４及びゲートコンタクト領域１４１を形成す
る。
【００１２】次に図６（Ｂ）に示すようにレジスト１４
０を除去した後、酸化性雰囲気中８５０〜９００℃で約
５分間の熱処理をすることによって、ＰＭＯＳソース・
ドレインコンタクト領域１３２及びＮＭＯＳソース・ド
レインコンタクト領域１３４上に１００〜２００Åの酸
化膜１４２が、ゲート配線１１２、１１３上に３００Å
以上の酸化膜１４３が形成される。同時にＰＭＯＳソー
ス・ドレインコンタクト領域１３２及びＮＭＯＳソース
・ドレインコンタクト領域１３４が拡散され、それぞれ
、ＰＭＯＳソース・ドレインコンタクト層１３５及びＮ
ＭＯＳソース・ドレインコンタクト層１３６が形成され
る。
０を除去した後、酸化性雰囲気中８５０〜９００℃で約
５分間の熱処理をすることによって、ＰＭＯＳソース・
ドレインコンタクト領域１３２及びＮＭＯＳソース・ド
レインコンタクト領域１３４上に１００〜２００Åの酸
化膜１４２が、ゲート配線１１２、１１３上に３００Å
以上の酸化膜１４３が形成される。同時にＰＭＯＳソー
ス・ドレインコンタクト領域１３２及びＮＭＯＳソース
・ドレインコンタクト領域１３４が拡散され、それぞれ
、ＰＭＯＳソース・ドレインコンタクト層１３５及びＮ
ＭＯＳソース・ドレインコンタクト層１３６が形成され
る。
【００１３】次に、図６（Ｃ）に示すように、酸化膜１
４２及び１４３を除去した後、全てのコンタクトホール
にアルミ配線１３７を形成する。
４２及び１４３を除去した後、全てのコンタクトホール
にアルミ配線１３７を形成する。
【００１４】
【発明が解決しようとする課題】しかしながら、上記の
ような半導体装置の製造方法では、高融点金属シリサイ
ド膜中に高濃度不純物を注入した後、酸化性雰囲気中で
熱処理するので、極めて激しい増速酸化により高融点金
属シリサイド膜が剥離するという問題点がある。
ような半導体装置の製造方法では、高融点金属シリサイ
ド膜中に高濃度不純物を注入した後、酸化性雰囲気中で
熱処理するので、極めて激しい増速酸化により高融点金
属シリサイド膜が剥離するという問題点がある。
【００１５】
【課題を解決するための手段】本発明は上記問題点を除
去するために、半導体基体上にポリシリコン膜を形成す
る工程と、前記ポリシリコン上に高融点金属シリサイド
膜を形成する工程と、前記ポリシリコン膜及び前記高融
点金属シリサイド膜を所定の形状に整形する工程と、前
記高融点金属シリサイド表面をイオン注入により非晶質
化する工程と、前記非晶質化された高融点金属シリサイ
ドを不活性ガス雰囲気中で熱処理することを順次ほどこ
したものである。
去するために、半導体基体上にポリシリコン膜を形成す
る工程と、前記ポリシリコン上に高融点金属シリサイド
膜を形成する工程と、前記ポリシリコン膜及び前記高融
点金属シリサイド膜を所定の形状に整形する工程と、前
記高融点金属シリサイド表面をイオン注入により非晶質
化する工程と、前記非晶質化された高融点金属シリサイ
ドを不活性ガス雰囲気中で熱処理することを順次ほどこ
したものである。
【００１６】
【作用】高融点金属シリサイドにイオン注入することに
よって結晶の結合を切断し、その後不活性ガス中で熱処
理するので、高融点金属シリサイド中のストレスが緩和
し、ストレスによる膜の剥離を防止することができる。
よって結晶の結合を切断し、その後不活性ガス中で熱処
理するので、高融点金属シリサイド中のストレスが緩和
し、ストレスによる膜の剥離を防止することができる。
【００１７】
【実施例】本発明の実施例を図１（Ａ）〜（Ｄ）、図２
（Ａ）〜（Ｄ）、図３（Ａ）〜（Ｃ）を用いて詳細に説
明する。
（Ａ）〜（Ｄ）、図３（Ａ）〜（Ｃ）を用いて詳細に説
明する。
【００１８】図１（Ａ）に示すように、Ｐ型シリコン基
板１００にＮ型ウェル領域１０１とＰ型ウェル領域１０
２を設け、次にＬＯＣＯＳ法によってフィールド酸化膜
１０３を設けて、ＮＭＯＳトランジスタ用領域１０５及
びＰＭＯＳトランジスタ用領域１０４とを形成したウェ
ーハ１０６を形成する。
板１００にＮ型ウェル領域１０１とＰ型ウェル領域１０
２を設け、次にＬＯＣＯＳ法によってフィールド酸化膜
１０３を設けて、ＮＭＯＳトランジスタ用領域１０５及
びＰＭＯＳトランジスタ用領域１０４とを形成したウェ
ーハ１０６を形成する。
【００１９】次に図１（Ｂ）に示すようにＭＯＳトラン
ジスタのゲート絶縁膜となるゲート酸化膜１０７を形成
し、続いて減圧ＣＶＤ法によりウェーハ１０６上全面に
ポリシリコン膜１０８を成長させた後、不純物デポジシ
ョン技術を用いて燐拡散を行い、その上にスパッタ技術
を用いてタングステンシリサイド膜１０９を形成する。 その後、ホトリソ・エッチング技術を用いてＮＭＯＳ及
びＰＭＯＳトランジスタのそれぞれ積層構造のゲート電
極１１０及び１１１とゲート配線１１２及び１１３を形
成する。
ジスタのゲート絶縁膜となるゲート酸化膜１０７を形成
し、続いて減圧ＣＶＤ法によりウェーハ１０６上全面に
ポリシリコン膜１０８を成長させた後、不純物デポジシ
ョン技術を用いて燐拡散を行い、その上にスパッタ技術
を用いてタングステンシリサイド膜１０９を形成する。 その後、ホトリソ・エッチング技術を用いてＮＭＯＳ及
びＰＭＯＳトランジスタのそれぞれ積層構造のゲート電
極１１０及び１１１とゲート配線１１２及び１１３を形
成する。
【００２０】次に図１（Ｃ）に示すように全面を酸化さ
せることによって、ゲート電極１１０、１１１上及びゲ
ート配線１１２、１１３上にイオン注入時の保護膜とな
るゲート保護膜１１５を約２６０Å形成すると同時に、
Ｎ型ウェル領域１０１上及びＰ型ウェル領域１０２上に
も同様に保護膜１１４を約２００Å形成する。
せることによって、ゲート電極１１０、１１１上及びゲ
ート配線１１２、１１３上にイオン注入時の保護膜とな
るゲート保護膜１１５を約２６０Å形成すると同時に、
Ｎ型ウェル領域１０１上及びＰ型ウェル領域１０２上に
も同様に保護膜１１４を約２００Å形成する。
【００２１】次に図１（Ｄ）に示すようにＰＭＯＳトラ
ンジスタ用領域１０４及びゲート配線１１２をレジスト
膜１１６で覆い、これをマスクとしてＡｓをイオン注入
し、Ｐ型ウェル領域１０２の表面にＮ型の高濃度不純物
領域１１７を、タングステンシリサイド膜１０９中にも
高濃度不純物領域１１８を形成する。
ンジスタ用領域１０４及びゲート配線１１２をレジスト
膜１１６で覆い、これをマスクとしてＡｓをイオン注入
し、Ｐ型ウェル領域１０２の表面にＮ型の高濃度不純物
領域１１７を、タングステンシリサイド膜１０９中にも
高濃度不純物領域１１８を形成する。
【００２２】次に図２（Ａ）に示すようにレジスト膜１
１６を除去し、ＮＭＯＳトランジスタ用領域１０５及び
ゲート配線１１３をレジスト膜１１９で覆い、これをマ
スクとしてＢＦ２ をイオン注入し、Ｎ型ウェル領域１
０１の表面にＰ型の高濃度不純物領域１２０をタングス
テンシリサイド膜１０９中にも高濃度不純物領域１２１
を形成する。
１６を除去し、ＮＭＯＳトランジスタ用領域１０５及び
ゲート配線１１３をレジスト膜１１９で覆い、これをマ
スクとしてＢＦ２ をイオン注入し、Ｎ型ウェル領域１
０１の表面にＰ型の高濃度不純物領域１２０をタングス
テンシリサイド膜１０９中にも高濃度不純物領域１２１
を形成する。
【００２３】次に図２（Ｂ）に示すように全面に層間絶
縁膜としてＰＳＧ膜１２２をＣＶＤ法によって設けた後
、ウェット酸素雰囲気中９００〜９５０℃で約３０分間
熱処理を行う。この熱処理によってこのＰＳＧ膜１２２
がフローして表面の平坦化が進み、同時に高濃度不純物
領域１２０がＰＭＯＳトランジスタ用領域１０４のソー
ス・ドレイン層１２３となり、高濃度不純物領域１１７
が、ＮＭＯＳトランジスタ用領域１０５のソース・ドレ
イン層１２４となる。
縁膜としてＰＳＧ膜１２２をＣＶＤ法によって設けた後
、ウェット酸素雰囲気中９００〜９５０℃で約３０分間
熱処理を行う。この熱処理によってこのＰＳＧ膜１２２
がフローして表面の平坦化が進み、同時に高濃度不純物
領域１２０がＰＭＯＳトランジスタ用領域１０４のソー
ス・ドレイン層１２３となり、高濃度不純物領域１１７
が、ＮＭＯＳトランジスタ用領域１０５のソース・ドレ
イン層１２４となる。
【００２４】この熱処理によって、タングステンシクサ
イド膜１０９の結晶は堆積時の微結晶状態から、結晶が
成長し、下地のポリシリコンと密着する。同時に高濃度
不純物領域１１８、１２１はタングステンシリサイド膜
１０９中に拡散し、タングステンシリサイド膜１０９は
高濃度不純物を含有する。
イド膜１０９の結晶は堆積時の微結晶状態から、結晶が
成長し、下地のポリシリコンと密着する。同時に高濃度
不純物領域１１８、１２１はタングステンシリサイド膜
１０９中に拡散し、タングステンシリサイド膜１０９は
高濃度不純物を含有する。
【００２５】次に図２（Ｃ）に示すように、ホトリソエ
ッチング技術により、ＰＭＯＳトランジスタ用領域１０
４のソース・ドレイン層１２３上にソース・ドレインコ
ンタクトホール１２７を、ＮＭＯＳトランジスタ用領域
１０５のソース・ドレイン層１２４上にソース・ドレイ
ンコンタクトホール１２９を、ゲート配線１１２上にゲ
ートコンタクトホール１２８をゲート配線１１３上にゲ
ートコンタクトホール１３０を形成する。
ッチング技術により、ＰＭＯＳトランジスタ用領域１０
４のソース・ドレイン層１２３上にソース・ドレインコ
ンタクトホール１２７を、ＮＭＯＳトランジスタ用領域
１０５のソース・ドレイン層１２４上にソース・ドレイ
ンコンタクトホール１２９を、ゲート配線１１２上にゲ
ートコンタクトホール１２８をゲート配線１１３上にゲ
ートコンタクトホール１３０を形成する。
【００２６】次に図２（Ｄ）に示すように、レジスト１
３８でＮＭＯＳトランジスタ用領域１０５とゲート配線
１１３を覆い、これをマスクとしてＢイオンを加速電圧
４０ｋｅＶ、ドーズ量５×１０１５個／ｃｍ２ の条件
でイオン注入し、ＰＭＯＳソース・ドレイン領域１２３
より高濃度のＰＭＯＳソース・ドレインコクタクト領域
１３２及びゲートコンタクト注入領域１３９を形成する
。このイオン注入におけるドーズ量は、タングステンシ
リサイド膜１０９を非晶質化するのに十分なドーズ量で
ある。従って、タングステンシリサイド膜１０９表面は
非晶質になる。
３８でＮＭＯＳトランジスタ用領域１０５とゲート配線
１１３を覆い、これをマスクとしてＢイオンを加速電圧
４０ｋｅＶ、ドーズ量５×１０１５個／ｃｍ２ の条件
でイオン注入し、ＰＭＯＳソース・ドレイン領域１２３
より高濃度のＰＭＯＳソース・ドレインコクタクト領域
１３２及びゲートコンタクト注入領域１３９を形成する
。このイオン注入におけるドーズ量は、タングステンシ
リサイド膜１０９を非晶質化するのに十分なドーズ量で
ある。従って、タングステンシリサイド膜１０９表面は
非晶質になる。
【００２７】次に、図３（Ａ）に示すように、レジスト
１３８を除去し、ＰＭＯＳトランジスタ領域１０４とゲ
ート配線１１２をレジスト１４０で覆い、これをマスク
としてＰイオンを加速電圧４０ｋｅＶ、ドース量５×１
０１５個／ｃｍ２ の条件でイオン注入し、ＮＭＯＳソ
ース・ドレイン領域１２４より高濃度のＮＭＯＳソース
・ドレインコンタクト領域１３４及びゲートコクタクト
領域１４１を形成する。前工程と同様に、この工程で用
いられるイオン注入におけるドーズ量は、タングステン
シリサイド膜１０９を非晶質化するのに十分なドーズ量
であり、従って、タングステンシリサイド膜１０９表面
は非晶質になる。
１３８を除去し、ＰＭＯＳトランジスタ領域１０４とゲ
ート配線１１２をレジスト１４０で覆い、これをマスク
としてＰイオンを加速電圧４０ｋｅＶ、ドース量５×１
０１５個／ｃｍ２ の条件でイオン注入し、ＮＭＯＳソ
ース・ドレイン領域１２４より高濃度のＮＭＯＳソース
・ドレインコンタクト領域１３４及びゲートコクタクト
領域１４１を形成する。前工程と同様に、この工程で用
いられるイオン注入におけるドーズ量は、タングステン
シリサイド膜１０９を非晶質化するのに十分なドーズ量
であり、従って、タングステンシリサイド膜１０９表面
は非晶質になる。
【００２８】次に、図３（Ｂ）に示すように、レジスト
１４０を除去し、窒素雰囲気中で８５０〜９００℃３０
分の熱処理を行いＰＭＯＳソース・ドレインコクタクト
領域１３２及びＮＭＯＳソース・ドレインコクタクト領
域１３４を拡散させ、それぞれ、ＰＭＯＳソース・ドレ
インコクタクト層１３５及びＮＭＯＳソース・ドレイン
コンタクト層１３６を形成する。その熱処理によって、
非晶質内に、結晶核が成長し、再び結晶化され、不純物
原子であるＢ原子及びＰ原子はタングステンシリサイド
膜１０９の粒界に位置される。この工程では、タングス
テンシリサイド膜１０９のポリシリコン膜１０８上での
ストレス（内部残留応力）が緩和される。以下、このス
トレスについて図７を用いて詳述する。
１４０を除去し、窒素雰囲気中で８５０〜９００℃３０
分の熱処理を行いＰＭＯＳソース・ドレインコクタクト
領域１３２及びＮＭＯＳソース・ドレインコクタクト領
域１３４を拡散させ、それぞれ、ＰＭＯＳソース・ドレ
インコクタクト層１３５及びＮＭＯＳソース・ドレイン
コンタクト層１３６を形成する。その熱処理によって、
非晶質内に、結晶核が成長し、再び結晶化され、不純物
原子であるＢ原子及びＰ原子はタングステンシリサイド
膜１０９の粒界に位置される。この工程では、タングス
テンシリサイド膜１０９のポリシリコン膜１０８上での
ストレス（内部残留応力）が緩和される。以下、このス
トレスについて図７を用いて詳述する。
【００２９】図７はタングステンシリサイドを用いたポ
リサイドゲートで窒素雰囲気中で３０分の熱処理後にお
けるストレス値を示している。図７からわかるように図
３（Ｂ）の工程における熱処理温度８５０〜９００℃で
は７×１０９ ｄｙｎｅ／ｃｍ２ と強いＴｅｎｓｉｌ
ｅ（引っ張り）ストレスがタングステンシリサイドに残
留しているのでタングステンシリサイド剥離が起こるの
である。このストレス値は、ほぼタングステンシリサイ
ドの粒形の成長過程によって決められ、粒形が成長する
に従い増大する。従って本発明の図３（Ｂ）の工程では
、熱処理をする前に、タングステンシリサイド膜１０９
表面にイオン注入することで、タングステンシリサイド
の結晶の結合を切断し、粒形の成長を抑えてストレスを
緩和させるものである。
リサイドゲートで窒素雰囲気中で３０分の熱処理後にお
けるストレス値を示している。図７からわかるように図
３（Ｂ）の工程における熱処理温度８５０〜９００℃で
は７×１０９ ｄｙｎｅ／ｃｍ２ と強いＴｅｎｓｉｌ
ｅ（引っ張り）ストレスがタングステンシリサイドに残
留しているのでタングステンシリサイド剥離が起こるの
である。このストレス値は、ほぼタングステンシリサイ
ドの粒形の成長過程によって決められ、粒形が成長する
に従い増大する。従って本発明の図３（Ｂ）の工程では
、熱処理をする前に、タングステンシリサイド膜１０９
表面にイオン注入することで、タングステンシリサイド
の結晶の結合を切断し、粒形の成長を抑えてストレスを
緩和させるものである。
【００３０】次に図３（ｃ）に示すように、全てのコク
タクトホールにアルミ配線１３７を形成し、半導体装置
が完成する。
タクトホールにアルミ配線１３７を形成し、半導体装置
が完成する。
【００３１】以上にように、本発明の実施例によれば、
従来の技術の実施例における、ゲート配線とアルミ配線
との接続抵抗すなわちゲートコンタクト抵抗が０．９μ
ｍ２ で１５０〜１ＫΩあったものが、２．６〜３．９
Ωと大幅に改善された。
従来の技術の実施例における、ゲート配線とアルミ配線
との接続抵抗すなわちゲートコンタクト抵抗が０．９μ
ｍ２ で１５０〜１ＫΩあったものが、２．６〜３．９
Ωと大幅に改善された。
【００３２】また、不活性ガス中で熱処理するので、増
速酸化による膜剥離は生じない。
速酸化による膜剥離は生じない。
【００３３】
【発明の効果】本発明によれば、熱処理前に、高融点金
属シリサイドの結晶の結合を切断し、その後不活性ガス
中で熱処理するようにしたので、高融点金属シリサイド
膜の剥離を防止することができる。
属シリサイドの結晶の結合を切断し、その後不活性ガス
中で熱処理するようにしたので、高融点金属シリサイド
膜の剥離を防止することができる。
【図１】本発明の実施例を示す工程断面図
【図２】本発
明の実施例を示す工程断面図
明の実施例を示す工程断面図
【図３】本発明の実施例を
示す工程断面図
示す工程断面図
【図４】従来技術を説明するための工程
断面図
断面図
【図５】従来技術を説明するための工程断面図
【
図６】従来技術を説明するための工程断面図
図６】従来技術を説明するための工程断面図
【図７】熱
処理温度とストレスの関係を示す図
処理温度とストレスの関係を示す図
１０４ ＮＭＯＳトランジスタ用領域１０９
タングステンシリサイド膜１１２ ゲート配
線 １２４ ＮＭＯＳソース・ドレイン領域１３４
ＮＭＯＳソース・ドレインコンタクト領域１３５
ＰＭＯＳソース・ドレインコンタクト層１３６
ＮＭＯＳソース・ドレインコンタクト層１３７
アルミ配線 １４０ レジスト膜 １４１ ゲートコンタクト領域
タングステンシリサイド膜１１２ ゲート配
線 １２４ ＮＭＯＳソース・ドレイン領域１３４
ＮＭＯＳソース・ドレインコンタクト領域１３５
ＰＭＯＳソース・ドレインコンタクト層１３６
ＮＭＯＳソース・ドレインコンタクト層１３７
アルミ配線 １４０ レジスト膜 １４１ ゲートコンタクト領域
Claims (1)
- 【請求項１】 半導体基体上に、ポリシリコン膜を形
成する工程と、前記ポリシリコン上に高融点金属シリサ
イド膜を形成する工程と、前記ポリシリコン膜及び前記
高融点金属シリサイド膜を所定の形状に整形する工程と
、前記高融点金属シリサイド表面をイオン注入により非
晶質化する工程と、前記非晶質化された高融点金属シリ
サイドを不活性ガス雰囲気中で熱処理することを特徴と
する半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6995091A JPH04305933A (ja) | 1991-04-02 | 1991-04-02 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6995091A JPH04305933A (ja) | 1991-04-02 | 1991-04-02 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04305933A true JPH04305933A (ja) | 1992-10-28 |
Family
ID=13417445
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6995091A Pending JPH04305933A (ja) | 1991-04-02 | 1991-04-02 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04305933A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6159848A (en) * | 1999-02-02 | 2000-12-12 | Oki Electric Industry Co., Ltd. | Method of manufacturing a semiconductor device having a high melting point metal film |
-
1991
- 1991-04-02 JP JP6995091A patent/JPH04305933A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6159848A (en) * | 1999-02-02 | 2000-12-12 | Oki Electric Industry Co., Ltd. | Method of manufacturing a semiconductor device having a high melting point metal film |
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