JPH04304647A - Ｌｓｉプロセスの改善法 - Google Patents
Ｌｓｉプロセスの改善法Info
- Publication number
- JPH04304647A JPH04304647A JP9480191A JP9480191A JPH04304647A JP H04304647 A JPH04304647 A JP H04304647A JP 9480191 A JP9480191 A JP 9480191A JP 9480191 A JP9480191 A JP 9480191A JP H04304647 A JPH04304647 A JP H04304647A
- Authority
- JP
- Japan
- Prior art keywords
- lsi
- basic
- improving
- constituting
- chip
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000000034 method Methods 0.000 title claims abstract description 51
- 238000012544 monitoring process Methods 0.000 title claims abstract description 12
- 238000004519 manufacturing process Methods 0.000 claims abstract description 17
- 238000011156 evaluation Methods 0.000 claims abstract description 10
- 238000005516 engineering process Methods 0.000 claims description 6
- 238000003908 quality control method Methods 0.000 abstract description 2
- 230000007547 defect Effects 0.000 description 31
- 239000010410 layer Substances 0.000 description 9
- 238000004458 analytical method Methods 0.000 description 7
- 230000015572 biosynthetic process Effects 0.000 description 7
- 239000011229 interlayer Substances 0.000 description 5
- 238000012360 testing method Methods 0.000 description 4
- 238000002872 Statistical quality control Methods 0.000 description 3
- 230000009897 systematic effect Effects 0.000 description 2
- 101000582320 Homo sapiens Neurogenic differentiation factor 6 Proteins 0.000 description 1
- 102100030589 Neurogenic differentiation factor 6 Human genes 0.000 description 1
- 239000000470 constituent Substances 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
- 230000007812 deficiency Effects 0.000 description 1
- 230000002950 deficient Effects 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005259 measurement Methods 0.000 description 1
- 230000001737 promoting effect Effects 0.000 description 1
- 238000005070 sampling Methods 0.000 description 1
- 238000007619 statistical method Methods 0.000 description 1
Landscapes
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Complex Calculations (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】ＬＳＩの製造技術の現状を把握し
、ＬＳＩ製造技術の改善を進めるために有効な技術とし
てのＬＳＩプロセス監視用チップの構成法およびＬＳＩ
プロセスの改善法に関する。
、ＬＳＩ製造技術の改善を進めるために有効な技術とし
てのＬＳＩプロセス監視用チップの構成法およびＬＳＩ
プロセスの改善法に関する。
【０００２】
【従来の技術】ＬＳＩプロセスの改善は、他の製造技術
と同様、統計的品質管理にもとづいて実施されている。 その方法としては、製造に利用される装置状態の監視、
製造ロットと同時に投入され、同様に処理されるモニタ
品の抜取評価、あるいは、素子特性の確認用のテストチ
ップを製造することによって成されている。テストチッ
プとしては、すでに斎藤、荒井により、ＩＥＥＥ Ｊ
．ＳＯＬＩＤ−ＳＴＡＴＥＣＩＲＣＵＩＴＳ， ＶＯ
Ｌ．ＳＣ−１７， ＮＯ１，ＰＰ．２８−３３，ＦＥ
Ｂ．１９８２に一例が報告され、また歩留りを表現する
方程式も与えられている。
と同様、統計的品質管理にもとづいて実施されている。 その方法としては、製造に利用される装置状態の監視、
製造ロットと同時に投入され、同様に処理されるモニタ
品の抜取評価、あるいは、素子特性の確認用のテストチ
ップを製造することによって成されている。テストチッ
プとしては、すでに斎藤、荒井により、ＩＥＥＥ Ｊ
．ＳＯＬＩＤ−ＳＴＡＴＥＣＩＲＣＵＩＴＳ， ＶＯ
Ｌ．ＳＣ−１７， ＮＯ１，ＰＰ．２８−３３，ＦＥ
Ｂ．１９８２に一例が報告され、また歩留りを表現する
方程式も与えられている。
【０００３】しかし、統計的解析を可能とする監視用チ
ップの構成法については、その詳細は明らかにされてお
らず、またＬＳＩのプロセスを改善する手続きについて
は、未だ体系的技術が提供されていなかった。
ップの構成法については、その詳細は明らかにされてお
らず、またＬＳＩのプロセスを改善する手続きについて
は、未だ体系的技術が提供されていなかった。
【０００４】
【発明が解決しようとする課題】本発明では、上記のよ
うな従来技術の体系的不備を改善し、ＬＳＩのプロセス
の改善に当たって、統計的品質管理手法が容易に適用可
能とすることができる、ＬＳＩプロセス監視用チップの
構成法およびＬＳＩプロセスの改善法を提供することを
目的とする。
うな従来技術の体系的不備を改善し、ＬＳＩのプロセス
の改善に当たって、統計的品質管理手法が容易に適用可
能とすることができる、ＬＳＩプロセス監視用チップの
構成法およびＬＳＩプロセスの改善法を提供することを
目的とする。
【０００５】本発明では、統計的品質管理が容易に適用
しうるプロセス監視用チップの構成法を提供し、さらに
その活用する手法を提供することにある。
しうるプロセス監視用チップの構成法を提供し、さらに
その活用する手法を提供することにある。
【０００６】
【課題を解決するための手段】本発明の構成は下記に示
すとおりである。即ち、本発明は、ＬＳＩの構成要素を
、単一の不良モードにのみ敏感な基本素子群に分類し、
その基本素子を集積することを特徴とするＬＳＩプロセ
ス監視用チップの構成法としての構成を有するものであ
り、或いはまた、
すとおりである。即ち、本発明は、ＬＳＩの構成要素を
、単一の不良モードにのみ敏感な基本素子群に分類し、
その基本素子を集積することを特徴とするＬＳＩプロセ
ス監視用チップの構成法としての構成を有するものであ
り、或いはまた、
【０００７】ＬＳＩの構成要素を、単一の不良モードに
のみ敏感な基本素子群に分類し、その基本素子を集積す
るとともに、上記の各基本素子の不良確率の評価結果と
製造ラインで製造されるＬＳＩ中に存在する基本素子の
数をもとにＬＳＩ製造技術の改善の順位を定めることを
特徴とするＬＳＩプロセスの改善法としての構成を有す
るものである。
のみ敏感な基本素子群に分類し、その基本素子を集積す
るとともに、上記の各基本素子の不良確率の評価結果と
製造ラインで製造されるＬＳＩ中に存在する基本素子の
数をもとにＬＳＩ製造技術の改善の順位を定めることを
特徴とするＬＳＩプロセスの改善法としての構成を有す
るものである。
【０００８】
【実施例】本発明では、まず、ＬＳＩの構成要素を、短
絡型欠陥、開放型欠陥等の単一の不良にのみ敏感な基本
構造群に分類する。この分類の視点は、すでに記載の論
文に説明されている。その骨子は、以下のとおりである
。
絡型欠陥、開放型欠陥等の単一の不良にのみ敏感な基本
構造群に分類する。この分類の視点は、すでに記載の論
文に説明されている。その骨子は、以下のとおりである
。
【０００９】ＬＳＩの不良として非動作不良を考えたと
きには、開放型欠陥、短絡型欠陥、耐圧不良型欠陥に分
類され、そのような欠陥分類に従うことにより、ＬＳＩ
の構成要素を各欠陥対応に、その欠陥にのみ敏感な基本
構造群に分類することができる。
きには、開放型欠陥、短絡型欠陥、耐圧不良型欠陥に分
類され、そのような欠陥分類に従うことにより、ＬＳＩ
の構成要素を各欠陥対応に、その欠陥にのみ敏感な基本
構造群に分類することができる。
【００１０】たとえば、ＬＳＩ中において層間の配線を
接続する基本構造であるコンタクトホールは、開放型欠
陥のみを考慮すればよい。また、ＬＳＩ中の層間配線の
交叉点では、層間絶縁膜の形成の不具合が生ずると、一
つの配線に対しては開放型欠陥を発生し易く、二本以上
の配線が平行に配置されている場合には、配線間の短絡
欠陥が生じやすい。この様子を図１に示す。
接続する基本構造であるコンタクトホールは、開放型欠
陥のみを考慮すればよい。また、ＬＳＩ中の層間配線の
交叉点では、層間絶縁膜の形成の不具合が生ずると、一
つの配線に対しては開放型欠陥を発生し易く、二本以上
の配線が平行に配置されている場合には、配線間の短絡
欠陥が生じやすい。この様子を図１に示す。
【００１１】図１に示すように、開放型欠陥の発生する
場所と、短絡型欠陥の発生する場所は異なる。このよう
に、ＬＳＩ中の非動作不良は、それを構成する基本構造
対応に分類することができる。
場所と、短絡型欠陥の発生する場所は異なる。このよう
に、ＬＳＩ中の非動作不良は、それを構成する基本構造
対応に分類することができる。
【００１２】しかし、同一構造が、多種類の欠陥を示す
場合もある。図１の例において、第一層配線と第二層配
線との交叉点は、すでにのべたように、開放型不良に対
する基本構造であるが、第一層配線と第二層配線との層
間短絡欠陥に対しても基本構造である。すなわち、層間
絶縁膜に何らかの欠陥が生ずると、この交叉部で短絡欠
陥を発生する。
場合もある。図１の例において、第一層配線と第二層配
線との交叉点は、すでにのべたように、開放型不良に対
する基本構造であるが、第一層配線と第二層配線との層
間短絡欠陥に対しても基本構造である。すなわち、層間
絶縁膜に何らかの欠陥が生ずると、この交叉部で短絡欠
陥を発生する。
【００１３】しかし、この場合においても、電気的な測
定により、欠陥を分類することができる。つまり、図１
の実線で示した矢印に沿って電流を流した場合には、開
放型欠陥の評価が可能であり、点線の矢印で示すように
電流を流した場合には、短絡型欠陥の評価が可能となる
。すなわち、各欠陥に敏感な構造を抽出することと、各
欠陥の評価に適切な電気的評価法を組み合わせることに
より、ＬＳＩ中の基本構造の不良の発生確率を評価する
ことが可能となる。
定により、欠陥を分類することができる。つまり、図１
の実線で示した矢印に沿って電流を流した場合には、開
放型欠陥の評価が可能であり、点線の矢印で示すように
電流を流した場合には、短絡型欠陥の評価が可能となる
。すなわち、各欠陥に敏感な構造を抽出することと、各
欠陥の評価に適切な電気的評価法を組み合わせることに
より、ＬＳＩ中の基本構造の不良の発生確率を評価する
ことが可能となる。
【００１４】また、このような基本構造は、それぞれ、
その構造を実現する基本工程群に対応付けることが可能
である。いま、ＬＳＩ製造工程の典型的な例として、図
２に示す工程を想定する。第二層配線の開放型欠陥の基
本構造の形成には、第一層配線形成、第二層間絶縁膜の
形成、第二層配線形成の三種類の工程が関与している。 このように各基本構造は、ＬＳＩを実現する一部の工程
に関係付けることが可能であり、各基本構造の不良発生
確率の順序付けができれば、それに対応して、改善すべ
き工程の順序付けが可能となる。
その構造を実現する基本工程群に対応付けることが可能
である。いま、ＬＳＩ製造工程の典型的な例として、図
２に示す工程を想定する。第二層配線の開放型欠陥の基
本構造の形成には、第一層配線形成、第二層間絶縁膜の
形成、第二層配線形成の三種類の工程が関与している。 このように各基本構造は、ＬＳＩを実現する一部の工程
に関係付けることが可能であり、各基本構造の不良発生
確率の順序付けができれば、それに対応して、改善すべ
き工程の順序付けが可能となる。
【００１５】図３にさらに複雑であり、多層配線の不良
解析に実際に使用可能なテスト素子群の構成と、それを
用いた解析法を示す。ここでこの解析に適用する歩留り
モデルを述べる。
解析に実際に使用可能なテスト素子群の構成と、それを
用いた解析法を示す。ここでこの解析に適用する歩留り
モデルを述べる。
【００１６】歩留り、Ｙは一種類の不良に対して
【００
１７】
１７】
【数１】
【００１８】として表される。ｉは基本構造を区別する
記号である。べき乗の係数Ｎｉ は基本構造の数である
。 プロセス監視用チップにおいては、この数を考慮して設
計するわけであるから、知られた値である。（１）式は
、一般にＬＳＩの歩留りを表現する式であり、プロセス
監視用チップの評価により、Ｄ１ を決定し、ＬＳＩ中
の基本構造の数を知ることができれば、（２）式の大き
さが、その基本構造の歩留りへの影響する割合を示すこ
とになる。
記号である。べき乗の係数Ｎｉ は基本構造の数である
。 プロセス監視用チップにおいては、この数を考慮して設
計するわけであるから、知られた値である。（１）式は
、一般にＬＳＩの歩留りを表現する式であり、プロセス
監視用チップの評価により、Ｄ１ を決定し、ＬＳＩ中
の基本構造の数を知ることができれば、（２）式の大き
さが、その基本構造の歩留りへの影響する割合を示すこ
とになる。
【００１９】
【数２】
【００２０】図３のレイアウトを有するテスト素子群に
対して表１のような設計表が作成される。ここでは配線
のおもな開放不良にのみ注目している。
対して表１のような設計表が作成される。ここでは配線
のおもな開放不良にのみ注目している。
【００２１】
【表１】
【００２２】すなわち、配線交叉部の断線とコンタクト
ホールの形成不良の二種類である。各基本素子の数は表
のように与えられており、各評価素子＃１〜＃７の歩留
りは実験的に評価可能である。従って、各基本素子の不
良確率は次の式の解を求める事によって得られる。
ホールの形成不良の二種類である。各基本素子の数は表
のように与えられており、各評価素子＃１〜＃７の歩留
りは実験的に評価可能である。従って、各基本素子の不
良確率は次の式の解を求める事によって得られる。
【００２３】
【数３】
【００２４】Ｄ１ からＤ７ は、表１において各基本
素子の不良確率を左から順に示している。Ｙ１ からＹ
７ は評価素子＃１〜＃７の歩留りを示している。（３
）に対してＤ１ からＤ７ は決定できる。
素子の不良確率を左から順に示している。Ｙ１ からＹ
７ は評価素子＃１〜＃７の歩留りを示している。（３
）に対してＤ１ からＤ７ は決定できる。
【００２５】このように各評価素子を適切に構成すれば
、各基本素子の不良確率が評価可能であることが示され
、また、本方法を他の基本素子群の解析に適用可能であ
ることは論を待たない。
、各基本素子の不良確率が評価可能であることが示され
、また、本方法を他の基本素子群の解析に適用可能であ
ることは論を待たない。
【００２６】すでに述べたように、ＬＳＩの不良因子の
順位付けをするためには、各基本素子の不良確率だけの
評価では不十分である。（１）は当然ＬＳＩの歩留りを
表現する式にもなるわけであるが、その際、べき乗の係
数Ｎｉ はＬＳＩ中の基本素子の数でなければならない
。 すなわち、ＬＳＩに対して各不良因子の順位付けのため
には、ＬＳＩ中の各基本素子の数を知る必要がある。例
えば、図１の例のような、配線の交叉部を求めることは
、ＬＳＩのレイアウトデータの論理演算を実施すること
により可能である。このような方法によってＬＳＩ中の
各基本素子の数を知ることができると、ＬＳＩの歩留り
に与える各因子の寄与は、（４）式によって与えられる
。Ｍｉ は、ＬＳＩ中の各基本素子の数である。
順位付けをするためには、各基本素子の不良確率だけの
評価では不十分である。（１）は当然ＬＳＩの歩留りを
表現する式にもなるわけであるが、その際、べき乗の係
数Ｎｉ はＬＳＩ中の基本素子の数でなければならない
。 すなわち、ＬＳＩに対して各不良因子の順位付けのため
には、ＬＳＩ中の各基本素子の数を知る必要がある。例
えば、図１の例のような、配線の交叉部を求めることは
、ＬＳＩのレイアウトデータの論理演算を実施すること
により可能である。このような方法によってＬＳＩ中の
各基本素子の数を知ることができると、ＬＳＩの歩留り
に与える各因子の寄与は、（４）式によって与えられる
。Ｍｉ は、ＬＳＩ中の各基本素子の数である。
【００２７】
【数４】
【００２８】以上のべたようにＬＳＩ中の各基本素子の
歩留りに与える寄与率が計算でき、また各基本素子の形
成に関連する工程が特定出来ることからＬＳＩ製造工程
の改善をはかる順位付けが可能となる。これをまとめる
と、図４のようになる。図によるその手続きは明らかで
あろう。
歩留りに与える寄与率が計算でき、また各基本素子の形
成に関連する工程が特定出来ることからＬＳＩ製造工程
の改善をはかる順位付けが可能となる。これをまとめる
と、図４のようになる。図によるその手続きは明らかで
あろう。
【００２９】各評価素子の歩留り評価結果を、データベ
ースに蓄積することにより、評価から改善の優先度の決
定までを計算機を用いた解析により、自動的に実行する
ことが可能である。
ースに蓄積することにより、評価から改善の優先度の決
定までを計算機を用いた解析により、自動的に実行する
ことが可能である。
【００３０】
【発明の効果】これまでは、歩留り改善の優先順位の決
定は、製造技術担当者の長年の経験と勘にたよる不文で
あった。本特許に示した方法の適用により、経験と勘に
たよることなしに、ＬＳＩ製造工程の改善すべき工程の
優先度を決定することが可能となり、ＬＳＩの品質管理
手法の向上に大きく寄与することができる。
定は、製造技術担当者の長年の経験と勘にたよる不文で
あった。本特許に示した方法の適用により、経験と勘に
たよることなしに、ＬＳＩ製造工程の改善すべき工程の
優先度を決定することが可能となり、ＬＳＩの品質管理
手法の向上に大きく寄与することができる。
【図１】不良を発生する基本素子構造の一例
【図２】典
型的な二層配線ＣＭＯＳＬＳＩ製造工程
型的な二層配線ＣＭＯＳＬＳＩ製造工程
【図３】多層配
線の不良解析に用いる評価素子群のレイアウト図
線の不良解析に用いる評価素子群のレイアウト図
【図４】ＬＳＩ不良解析の手続き
Claims (2)
- 【請求項１】 ＬＳＩの構成要素を、単一の不良モー
ドにのみ敏感な基本素子群に分類し、その基本素子を集
積することを特徴とするＬＳＩプロセス監視用チップの
構成法。 - 【請求項２】 ＬＳＩの構成要素を、単一の不良モー
ドにのみ敏感な基本素子群に分類し、その基本素子を集
積するとともに、上記の各基本素子の不良確率の評価結
果と製造ラインで製造されるＬＳＩ中に存在する基本素
子の数をもとにＬＳＩ製造技術の改善の順位を定めるこ
とを特徴とするＬＳＩプロセスの改善法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3094801A JP2996359B2 (ja) | 1991-04-01 | 1991-04-01 | Ｌｓｉプロセスの改善法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3094801A JP2996359B2 (ja) | 1991-04-01 | 1991-04-01 | Ｌｓｉプロセスの改善法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04304647A true JPH04304647A (ja) | 1992-10-28 |
| JP2996359B2 JP2996359B2 (ja) | 1999-12-27 |
Family
ID=14120166
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3094801A Expired - Fee Related JP2996359B2 (ja) | 1991-04-01 | 1991-04-01 | Ｌｓｉプロセスの改善法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2996359B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7870446B2 (en) | 2008-02-29 | 2011-01-11 | Kabushiki Kaisha Toshiba | Information processing apparatus and nonvolatile semiconductor memory drive |
-
1991
- 1991-04-01 JP JP3094801A patent/JP2996359B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7870446B2 (en) | 2008-02-29 | 2011-01-11 | Kabushiki Kaisha Toshiba | Information processing apparatus and nonvolatile semiconductor memory drive |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2996359B2 (ja) | 1999-12-27 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US8987010B1 (en) | Microprocessor image correction and method for the detection of potential defects | |
| CA2455818C (en) | Testing vias and contacts in integrated circuit fabrication | |
| US20030120457A1 (en) | System and method for estimating reliability of components for testing and quality optimization | |
| JPH10173021A (ja) | 製造ライン解析方法及び製造ライン解析装置 | |
| CN113410154B (zh) | 一种用于芯片的智能检测方法 | |
| WO2006123281A1 (en) | Test structure for combined electrical testing and voltage-contrast inspection | |
| JP2007522658A (ja) | データ解析の方法および装置 | |
| US9852245B2 (en) | Dynamic fault model generation for diagnostics simulation and pattern generation | |
| US7279923B2 (en) | LSI inspection method and defect inspection data analysis apparatus | |
| JP2629523B2 (ja) | Ｌｓｉ検査装置及び方法 | |
| JP2007235108A (ja) | 半導体検査装置、半導体検査方法 | |
| US10191112B2 (en) | Early development of a database of fail signatures for systematic defects in integrated circuit (IC) chips | |
| WO2001096835A2 (en) | Method for identifying the cause of yield loss in integrated circuit manufacture | |
| JPH04304647A (ja) | Ｌｓｉプロセスの改善法 | |
| US20170256468A1 (en) | Test method and structure for integrated circuits before complete metalization | |
| KR20030027097A (ko) | 전기적 구성 요소의 뱃치 테스트 방법 및 장치와 전기적구성 요소의 제조 방법 | |
| JP2000223385A (ja) | 電子デバイスの品質管理方法 | |
| US7895545B2 (en) | Methods for designing a product chip a priori for design subsetting, feature analysis, and yield learning | |
| DE112012000256B4 (de) | Schaltung zur Erkennung von strukturellen Fehlern in einem IC-Chip, Anwendungs- und Herstellungsverfahren und Entwurfsstrukturen | |
| JP4480947B2 (ja) | 製品検査内容設定方法、製品検査内容変更方法、製品検査内容設定システム及び製品検査内容変更システム | |
| JP2002368056A (ja) | 歩留まり条件の提供方法、製造条件の決定方法、半導体装置の製造方法、および記録媒体 | |
| JPH10107111A (ja) | 半導体装置の製造方法 | |
| JP2000304829A (ja) | 半導体検査方法 | |
| JP5249542B2 (ja) | 半導体装置 | |
| JP3307304B2 (ja) | 電子デバイス検査システムおよびそれを用いた電子デバイスの製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |