JPH0430284A - 物品識別システム - Google Patents
物品識別システムInfo
- Publication number
- JPH0430284A JPH0430284A JP2136286A JP13628690A JPH0430284A JP H0430284 A JPH0430284 A JP H0430284A JP 2136286 A JP2136286 A JP 2136286A JP 13628690 A JP13628690 A JP 13628690A JP H0430284 A JPH0430284 A JP H0430284A
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- signal
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Links
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Landscapes
- Machine Tool Sensing Apparatuses (AREA)
- Discharge Of Articles From Conveyors (AREA)
- Control Of Conveyors (AREA)
- Near-Field Transmission Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野〕
本発明は工作機の工具や工場における部品、製品の管理
又は物流システム等の物品識別システムに関するもので
ある。
又は物流システム等の物品識別システムに関するもので
ある。
従来工作機の工具の管理や工場における組立搬送ライン
での部品、製品の識別等を機械化するためには工具２部
品、製品等の種々の物品を識別して管理するシステムが
必要となる。そこで特開平１−１５１８３２号のように
識別対象物にメモリを有するデータキャリアを設け、外
部からデータ伝送によってデータキャリアのメモリに必
要な情報を書込んでおき、必要に応じてその情報を読出
すようにした物品識別システムが提案されている。
での部品、製品の識別等を機械化するためには工具２部
品、製品等の種々の物品を識別して管理するシステムが
必要となる。そこで特開平１−１５１８３２号のように
識別対象物にメモリを有するデータキャリアを設け、外
部からデータ伝送によってデータキャリアのメモリに必
要な情報を書込んでおき、必要に応じてその情報を読出
すようにした物品識別システムが提案されている。
さてデータキャリアは書込／読出制御ユニットのヘッド
部に近接したときにヘッド部からの断続的な発振を検出
してリセットを行い、データキャリア内に保持されてい
るデイツプスイッチやジャンパー線の切断によるデータ
を読込んでシリアル信号として送出するようにしている
。
部に近接したときにヘッド部からの断続的な発振を検出
してリセットを行い、データキャリア内に保持されてい
るデイツプスイッチやジャンパー線の切断によるデータ
を読込んでシリアル信号として送出するようにしている
。
しかしながらこのような従来の物品識別システムにおい
ては、データキャリアに保持されているシフトレジスタ
にデータを読込む際にノイズ等によってデータが変化し
た場合には、何度読出してもその誤ったデータが送出さ
れるため誤ったデータを読込んでしまうという欠点があ
った。
ては、データキャリアに保持されているシフトレジスタ
にデータを読込む際にノイズ等によってデータが変化し
た場合には、何度読出してもその誤ったデータが送出さ
れるため誤ったデータを読込んでしまうという欠点があ
った。
本発明はこのような従来の物品識別システムの問題点に
鑑みてなされたものであって、データの取込み処理を含
めて複数回データを伝送させるようにすることを技術的
課題とする。
鑑みてなされたものであって、データの取込み処理を含
めて複数回データを伝送させるようにすることを技術的
課題とする。
本発明はデータを保持するデータキャリアと、データキ
ャリアとのデータ伝送を行う書込／読出制御ユニットと
、を具備する物品識別システムであって、データキャリ
アは、複数ビットのデータを設定するデータ設定手段と
、デユーティ比が一定の断続信号を受信する共振回路と
、共振回路に得られる受信出力を平滑して波形整形する
波形整形回路と、共振回路に所定レベルの受信信号が得
られたときにデータ設定手段のデータを取込むシフトレ
ジスタを含み、波形整形回路より与えられる所定デユー
ティ比の信号に基づいて該シフトレジスタに取込まれた
データを読出すデータ読出手段と、共振回路に接続され
データ読出手段より読出された信号に基づいて共振回路
の残響を制御する振動吸収回路と、を有するものであり
、書込／読出制御ユニットは、データキャリアからのデ
ータを読取る際に起動される発振回路と、発振回路の発
振の断続時にデータキャリアからの信号を読取るデータ
受信手段と、データ受信手段によるデータの受信後に発
振回路の発振を停止させ、所定時間後に発振を開始する
発振制御手段と、データ受信手段により受信されたデー
タの一致を判別する一致判別手段と、を有することを特
徴とするものである。
ャリアとのデータ伝送を行う書込／読出制御ユニットと
、を具備する物品識別システムであって、データキャリ
アは、複数ビットのデータを設定するデータ設定手段と
、デユーティ比が一定の断続信号を受信する共振回路と
、共振回路に得られる受信出力を平滑して波形整形する
波形整形回路と、共振回路に所定レベルの受信信号が得
られたときにデータ設定手段のデータを取込むシフトレ
ジスタを含み、波形整形回路より与えられる所定デユー
ティ比の信号に基づいて該シフトレジスタに取込まれた
データを読出すデータ読出手段と、共振回路に接続され
データ読出手段より読出された信号に基づいて共振回路
の残響を制御する振動吸収回路と、を有するものであり
、書込／読出制御ユニットは、データキャリアからのデ
ータを読取る際に起動される発振回路と、発振回路の発
振の断続時にデータキャリアからの信号を読取るデータ
受信手段と、データ受信手段によるデータの受信後に発
振回路の発振を停止させ、所定時間後に発振を開始する
発振制御手段と、データ受信手段により受信されたデー
タの一致を判別する一致判別手段と、を有することを特
徴とするものである。
このような特徴を有する本発明によれば、書込／読出制
御ユニットにデータキャリアが近接したときにはリード
コマンドを送出する際に発振を開始させデータの受信を
行っている。そしてデータ受信を終了すると一旦発振を
停止し一定時間後に再び発振を行ってデータキャリアに
与える。そうすればデータキャリアはデータ設定手段の
データを再び読出して書込／読出制御ユニットに与える
。
御ユニットにデータキャリアが近接したときにはリード
コマンドを送出する際に発振を開始させデータの受信を
行っている。そしてデータ受信を終了すると一旦発振を
停止し一定時間後に再び発振を行ってデータキャリアに
与える。そうすればデータキャリアはデータ設定手段の
データを再び読出して書込／読出制御ユニットに与える
。
書込／読出制御ユニットの一致判別手段はこれらのデー
タの一致を判別することによってデータキャリアのデー
タを受信するようにしている。
タの一致を判別することによってデータキャリアのデー
タを受信するようにしている。
第２図は本発明の一実施例による物品識別システムの構
造を示す図である。本図において物品識別システムは識
別の対象となる部品が搬送されるパレットに直接取付け
られるデータキャリア１２と、データキャリア１２にデ
ータを書込み及び読出すリードライトヘッド（以下ＲＷ
ヘッドという）工３、及びＲＷヘッド１３に接続されて
その動作を制御するＩＤコントローラ１４が設けられる
。
造を示す図である。本図において物品識別システムは識
別の対象となる部品が搬送されるパレットに直接取付け
られるデータキャリア１２と、データキャリア１２にデ
ータを書込み及び読出すリードライトヘッド（以下ＲＷ
ヘッドという）工３、及びＲＷヘッド１３に接続されて
その動作を制御するＩＤコントローラ１４が設けられる
。
ＲＷヘッド１３及びＩＤコントローラ１４は書込／読出
制御ユニットを構成している。又）Ｄコントローラ１４
は上位のコンピュータ１５に接続されている。
制御ユニットを構成している。又）Ｄコントローラ１４
は上位のコンピュータ１５に接続されている。
さてデータキャリア１２の構成について第３図を参照し
つつ説明する。第３図においてデータキャリアは受信用
のコイルＬとコンデンサＣとから成る共振回路１を有し
ており、その一端には信号を整流する整流回路２及びそ
の出力レベルを検出する電圧検知回路３が接続される。
つつ説明する。第３図においてデータキャリアは受信用
のコイルＬとコンデンサＣとから成る共振回路１を有し
ており、その一端には信号を整流する整流回路２及びそ
の出力レベルを検出する電圧検知回路３が接続される。
又共振回路１にはその信号を波形整形する波形整形回路
４が接続されている。波形整形回路４は与えられた信号
を包絡線検波し所定のレベルで弁別することによって信
号の断続に対応した受信信号を得るものであり、その出
力は立下り検出器５及び例えば８個のＤフリップフロッ
プ（ＦＦ）６−０〜６−７から成るシフトレジスタ６に
与えられる。又電圧検知回路３の出力はこれらのＤＦＦ
６−０〜６−７にリセット信号として与えられ、更に単
安定マルチバイブレータ（ＭＭ）７に与えられる。単安
定マルチバイブレータ７は与えられたリセット信号を所
定時間遅延し、遅延信号をマルチプレクサ８−〇〜８−
７に与える。マルチプレクサ８−０〜８−７は８ビツト
のデータ設定回路９−０〜９−７の出力及びＤＦＦ８１
〜Ｂ−７，８−０の出力が夫々入力端に接続されており
、これらの入力を選択してＤＦＦ８−０〜８−７に与え
る。データ設定回路９−０〜９−７はＤフリップフロッ
プ６−〇〜６−７から成るシフトレジスタ６にデータを
与えるものである。又シフトレジスタのＤＦＦ６−０の
出力及び立下り検出器５の出力はアンド回路１０に与え
られる。アンド回路１０はこれらの論理積信号に基づい
て振動吸収回路１１を制御するものである。振動吸収回
路１１は第３図に示すように共振回路１の両端に接続さ
れ、外部から与えられた信号によって共振回路の両端を
短絡するものである。
４が接続されている。波形整形回路４は与えられた信号
を包絡線検波し所定のレベルで弁別することによって信
号の断続に対応した受信信号を得るものであり、その出
力は立下り検出器５及び例えば８個のＤフリップフロッ
プ（ＦＦ）６−０〜６−７から成るシフトレジスタ６に
与えられる。又電圧検知回路３の出力はこれらのＤＦＦ
６−０〜６−７にリセット信号として与えられ、更に単
安定マルチバイブレータ（ＭＭ）７に与えられる。単安
定マルチバイブレータ７は与えられたリセット信号を所
定時間遅延し、遅延信号をマルチプレクサ８−〇〜８−
７に与える。マルチプレクサ８−０〜８−７は８ビツト
のデータ設定回路９−０〜９−７の出力及びＤＦＦ８１
〜Ｂ−７，８−０の出力が夫々入力端に接続されており
、これらの入力を選択してＤＦＦ８−０〜８−７に与え
る。データ設定回路９−０〜９−７はＤフリップフロッ
プ６−〇〜６−７から成るシフトレジスタ６にデータを
与えるものである。又シフトレジスタのＤＦＦ６−０の
出力及び立下り検出器５の出力はアンド回路１０に与え
られる。アンド回路１０はこれらの論理積信号に基づい
て振動吸収回路１１を制御するものである。振動吸収回
路１１は第３図に示すように共振回路１の両端に接続さ
れ、外部から与えられた信号によって共振回路の両端を
短絡するものである。
次にＩＤコントローラ１４は第１図にブロック図を示す
ように、データキャリア１２へのデータの書込み及び読
取りを制御するマイクロプロセッサ（ｃＰＵ）２１とそ
のシステムプログラム及びデータを保持するメモリ２２
が設けられ、又上位のコンピュータ１５との入出力を行
う入出力インターフェース２３が設けられる。ＣＰＵ２
１はＲＷＨインターフェース２４を介してデータキャリ
ア１２に伝送すべきデータをＲＷヘッド１３に与えてい
る。さてＲＷヘッド１３はＣＰＵ２１からの制御信号に
よって発振を断続する発振回路２５及びその出力によっ
て駆動される送信部２６を有している。送信部２６はコ
ンデンサと送信コイルを有し一定周期の信号をデータキ
ャリア側に送出するものである。又データキャリア１２
から得られる受信信号は受信部２７を介して復調回路２
８に与えられる。復調回路２８はこの信号を整形し、一
連のデータの中間の所定ビットを抽出することによって
信号をデコードするものであって、その出力はＩＤコン
トローラ１４のＣＰＵ２１に与えられる。ＣＰＵ２１は
後述するようにこの発振回路の発振の断続を制御する発
振制御手段２１ａ及び受信したデータの一致を判別する
一致判別手段２１ｂの機能を有するものである。ここで
受信部２７及び復調回路２８はデータキャリア１２から
の信号を受信するデータ受信手段２９を構成している。
ように、データキャリア１２へのデータの書込み及び読
取りを制御するマイクロプロセッサ（ｃＰＵ）２１とそ
のシステムプログラム及びデータを保持するメモリ２２
が設けられ、又上位のコンピュータ１５との入出力を行
う入出力インターフェース２３が設けられる。ＣＰＵ２
１はＲＷＨインターフェース２４を介してデータキャリ
ア１２に伝送すべきデータをＲＷヘッド１３に与えてい
る。さてＲＷヘッド１３はＣＰＵ２１からの制御信号に
よって発振を断続する発振回路２５及びその出力によっ
て駆動される送信部２６を有している。送信部２６はコ
ンデンサと送信コイルを有し一定周期の信号をデータキ
ャリア側に送出するものである。又データキャリア１２
から得られる受信信号は受信部２７を介して復調回路２
８に与えられる。復調回路２８はこの信号を整形し、一
連のデータの中間の所定ビットを抽出することによって
信号をデコードするものであって、その出力はＩＤコン
トローラ１４のＣＰＵ２１に与えられる。ＣＰＵ２１は
後述するようにこの発振回路の発振の断続を制御する発
振制御手段２１ａ及び受信したデータの一致を判別する
一致判別手段２１ｂの機能を有するものである。ここで
受信部２７及び復調回路２８はデータキャリア１２から
の信号を受信するデータ受信手段２９を構成している。
さてデータキャリア１２は操作者が任意にデータ設定回
路３９よりデータを設定できるように構成されている。
路３９よりデータを設定できるように構成されている。
例えば設定すべきデータを８ビツトとすると、最初及び
最後の２ビツトは識別コードとして用いられるため、中
間の４ビツトのデータがユーザによって任意に設定でき
るデータとなる。又データはワイヤの切断によって設定
してもよく、デイツプスイッチを設はデイツプスイッチ
によってデータを設定するようにしてもよい。
最後の２ビツトは識別コードとして用いられるため、中
間の４ビツトのデータがユーザによって任意に設定でき
るデータとなる。又データはワイヤの切断によって設定
してもよく、デイツプスイッチを設はデイツプスイッチ
によってデータを設定するようにしてもよい。
次に本実施例の動作について第４図を参照しつつ説明す
る。ＩＤコントローラは動作を開始すると第４図に示す
ステップ５１において初期化処理を行い、上位コンピュ
ータ１５からのコマンドを待受ける。コマンドを受信す
るとそのコマンドを解析し、エラーの場合にはエラー処
理を行い、リードコマンドかどうかをチエツクする。リ
ードコマンド以外のコマンドであればルーチン５６に進
んでそのコマンドの処理を行い、上位コンピュータにレ
スポンスを送出してステップ５２に戻って同様の処理を
繰り返す。さて上位コンピュータから与えられたコマン
ドがリードコマンドであればステップ５８に進んでリー
ドライトヘッドの発振回路２５の発振を開始させる。そ
してその信号を断続することによって一定デューティ比
の信号をデータキャリア１２に送出し、データの読取り
を行う。即オ時刻ｔ１以後に第５図（ａ）に示すように
デユーティｈが一定、例えば５０％の信号を出力する。
る。ＩＤコントローラは動作を開始すると第４図に示す
ステップ５１において初期化処理を行い、上位コンピュ
ータ１５からのコマンドを待受ける。コマンドを受信す
るとそのコマンドを解析し、エラーの場合にはエラー処
理を行い、リードコマンドかどうかをチエツクする。リ
ードコマンド以外のコマンドであればルーチン５６に進
んでそのコマンドの処理を行い、上位コンピュータにレ
スポンスを送出してステップ５２に戻って同様の処理を
繰り返す。さて上位コンピュータから与えられたコマン
ドがリードコマンドであればステップ５８に進んでリー
ドライトヘッドの発振回路２５の発振を開始させる。そ
してその信号を断続することによって一定デューティ比
の信号をデータキャリア１２に送出し、データの読取り
を行う。即オ時刻ｔ１以後に第５図（ａ）に示すように
デユーティｈが一定、例えば５０％の信号を出力する。
そうすｔば共振回路１を介してその信号が受信され、整
理回路２及び電圧検知回路３を介して第５図（ｂ）に牙
すように時刻ｔ１より所定時間遅れた時刻ｔ２に電圧検
知回路３よりリセット信号１百１がシフトレジスタ６の
クリア入力端子ＣＬに与えられ、シフトレジスタ６の全
てのＤＦＦがクリアされる。そして第５図（Ｃ）に示す
ように波形整形回路４の出力Ｃ立上り時点ｉ３＋ ｊ４
−・−・でクロック信号がシフトレジスタ６のクロック
入力端に伝えられ、そのときにコード設定回路９の８ビ
ツトのデータがマルチプレクサ８を介して読込まれる。
理回路２及び電圧検知回路３を介して第５図（ｂ）に牙
すように時刻ｔ１より所定時間遅れた時刻ｔ２に電圧検
知回路３よりリセット信号１百１がシフトレジスタ６の
クリア入力端子ＣＬに与えられ、シフトレジスタ６の全
てのＤＦＦがクリアされる。そして第５図（Ｃ）に示す
ように波形整形回路４の出力Ｃ立上り時点ｉ３＋ ｊ４
−・−・でクロック信号がシフトレジスタ６のクロック
入力端に伝えられ、そのときにコード設定回路９の８ビ
ツトのデータがマルチプレクサ８を介して読込まれる。
さて時刻ｔ２にリセットされて所定時間後の時刻ｔ、に
は単安定マルチパイプレーク７より各出力がマルチプレ
クサ８０〜８−７の選択入力端に与えられ、以後はシフ
トレジスタ６は循環モードに入る。そして時刻ｔ、以後
に立下り検出器５の出力により第５図（６）に示すよう
な立上りパルスが得られるときに、シフトレジスタ６に
よりデータがシフトする。従って第５図（社）に示すよ
うに設定されたシリアル信号が順次読出されることとな
る。そしてＤＦＦ６−０がらの出力と立下り検知信号と
の論理積によって振動吸収回路１１が動作する。このと
き振動吸収回路１１は共振回路１の両端に接続されたス
イッチング素子を閉成するため、この信号が与えられた
期間には第５図（ａ）に示すように残響は禁止される。
は単安定マルチパイプレーク７より各出力がマルチプレ
クサ８０〜８−７の選択入力端に与えられ、以後はシフ
トレジスタ６は循環モードに入る。そして時刻ｔ、以後
に立下り検出器５の出力により第５図（６）に示すよう
な立上りパルスが得られるときに、シフトレジスタ６に
よりデータがシフトする。従って第５図（社）に示すよ
うに設定されたシリアル信号が順次読出されることとな
る。そしてＤＦＦ６−０がらの出力と立下り検知信号と
の論理積によって振動吸収回路１１が動作する。このと
き振動吸収回路１１は共振回路１の両端に接続されたス
イッチング素子を閉成するため、この信号が与えられた
期間には第５図（ａ）に示すように残響は禁止される。
従って共振回路１の両端は一定のデユーティ比で論理信
号がＨのときには残響があり、論理信号が０のときには
残響のない信号が得られることとなる。
号がＨのときには残響があり、論理信号が０のときには
残響のない信号が得られることとなる。
この信号はＲＷヘッド１３の受信部２７でも同様にして
検出されるため、ＲＷヘッドは残響の有無に基づいてシ
フトレジスタ６に書込まれた信号を読出すことができる
。
検出されるため、ＲＷヘッドは残響の有無に基づいてシ
フトレジスタ６に書込まれた信号を読出すことができる
。
さてデータを読取るとステップ６０に進んで発振回路２
５の発振をオフとする。そして一定時間を待受け（ステ
ップ６１）、一定時間の経過後に再び発振回路２５をオ
ンとして発振を開始させる。そして一定周期毎に発振を
断続させてステップ５９と同様にしてデータキャリア１
２にキャリアを送出することによって信号の読取りを行
う。この場合にはデータキャリア１２は再びリセットさ
れ、設定されたデータが−Ｈフリップフロップにロード
され、シフトレジスタによってシフトされる。こうして
データを読取るとステップ６４に進んで発振をオフとす
る。ここでＣＰＵ２１はステップ５８〜６４においてデ
ータ受信手段によるデータの受信後に発振を停止させ所
定時間後に発振を開始させる発振制御手段２１ａの機能
を達成している。そしてステップ６５に進みステップ５
９及び６３で読取ったデータが一致するかどうかをチエ
ツクする。これらのデータが一致する場合には読取った
データを上位コンピュータ１５に送出してデータの処理
を終了し、一致しない場合にはステップ６７に進んでエ
ラー処理を行ってステップ６１に戻って同様の処理を繰
り返す。ここでＣＰＵ２１はステップ６５において２回
のデータ読取りによって読取られたデータが一致するか
どうかを判別する一致判別手段２１ｂの機能を達成して
いる。
５の発振をオフとする。そして一定時間を待受け（ステ
ップ６１）、一定時間の経過後に再び発振回路２５をオ
ンとして発振を開始させる。そして一定周期毎に発振を
断続させてステップ５９と同様にしてデータキャリア１
２にキャリアを送出することによって信号の読取りを行
う。この場合にはデータキャリア１２は再びリセットさ
れ、設定されたデータが−Ｈフリップフロップにロード
され、シフトレジスタによってシフトされる。こうして
データを読取るとステップ６４に進んで発振をオフとす
る。ここでＣＰＵ２１はステップ５８〜６４においてデ
ータ受信手段によるデータの受信後に発振を停止させ所
定時間後に発振を開始させる発振制御手段２１ａの機能
を達成している。そしてステップ６５に進みステップ５
９及び６３で読取ったデータが一致するかどうかをチエ
ツクする。これらのデータが一致する場合には読取った
データを上位コンピュータ１５に送出してデータの処理
を終了し、一致しない場合にはステップ６７に進んでエ
ラー処理を行ってステップ６１に戻って同様の処理を繰
り返す。ここでＣＰＵ２１はステップ６５において２回
のデータ読取りによって読取られたデータが一致するか
どうかを判別する一致判別手段２１ｂの機能を達成して
いる。
このように複数回データキャリアからのデータを読取る
際に一旦リセットし改めて設定されているデータを読取
るようにしているため、シフトレジスタへのロードする
際にエラーが生じても誤ったデータを取込むことがなく
、信幀性を向上させることができる。
際に一旦リセットし改めて設定されているデータを読取
るようにしているため、シフトレジスタへのロードする
際にエラーが生じても誤ったデータを取込むことがなく
、信幀性を向上させることができる。
以上詳細に説明したように本発明によれば、データキャ
リアから信号を読取る際に電源リセット状態から複数回
動作を開始させてデータを読取るようにしているため、
データキャリアからの読取りエラーがなくデータ伝送の
信軌性を向上させることができる。
リアから信号を読取る際に電源リセット状態から複数回
動作を開始させてデータを読取るようにしているため、
データキャリアからの読取りエラーがなくデータ伝送の
信軌性を向上させることができる。
第１図は本発明の一実施例による物品識別システムのＩ
Ｄコントローラの構成を示すブロック図、第２図は本発
明の一実施例に用いられるデータキャリアの構成を示す
ブロック図、第３図は本実施例の全体構成を示す斜視図
、第４図は本実施例のＩＤコントローラの動作を示すフ
ローチャート、第５図はデータ読出し時のデータキャリ
アの各部の波形を示す波形図である。 １−−−−−・−共振回路 ３・・−−−−一電圧検
知回路 ４波形整形回路 ５−一−−−・・立上り
検出器 ６・−シフトレジスタ ７−・・・−・ワ
ンショットマルチバイブレータ ８−１〜８−７−・
−マルチプレクサ９．９−０〜９−７・−・−データ設
定回路 １１・・−・・・振動吸収回路 １２−−
−−−−−データキャリア １３−・−ＲＷヘッド
１４・・−−−−−Ｉ Ｄコントローラ２１−・−−
一−−マイクロプロセッサ ２１ ａ−−−−−−一
発振制御手段 ２１ｂ・・・・−一一一致判別手段
２５・・−発振回路 ２７・−−−−−・受信部
２８−・−・復調回路 ２９・・・・・−・データ
受信手段特許出願人 オムロン株式会社 代理人 弁理士 岡本宜喜（他１名） 第 図 ｍ− １３−−−−−−−ＲＷへ、７Ｆ １４−・−−−一−ＩＤコントローラ 一・−テ゛−７矢侶与役 第 図 第 図
Ｄコントローラの構成を示すブロック図、第２図は本発
明の一実施例に用いられるデータキャリアの構成を示す
ブロック図、第３図は本実施例の全体構成を示す斜視図
、第４図は本実施例のＩＤコントローラの動作を示すフ
ローチャート、第５図はデータ読出し時のデータキャリ
アの各部の波形を示す波形図である。 １−−−−−・−共振回路 ３・・−−−−一電圧検
知回路 ４波形整形回路 ５−一−−−・・立上り
検出器 ６・−シフトレジスタ ７−・・・−・ワ
ンショットマルチバイブレータ ８−１〜８−７−・
−マルチプレクサ９．９−０〜９−７・−・−データ設
定回路 １１・・−・・・振動吸収回路 １２−−
−−−−−データキャリア １３−・−ＲＷヘッド
１４・・−−−−−Ｉ Ｄコントローラ２１−・−−
一−−マイクロプロセッサ ２１ ａ−−−−−−一
発振制御手段 ２１ｂ・・・・−一一一致判別手段
２５・・−発振回路 ２７・−−−−−・受信部
２８−・−・復調回路 ２９・・・・・−・データ
受信手段特許出願人 オムロン株式会社 代理人 弁理士 岡本宜喜（他１名） 第 図 ｍ− １３−−−−−−−ＲＷへ、７Ｆ １４−・−−−一−ＩＤコントローラ 一・−テ゛−７矢侶与役 第 図 第 図
Claims (1)
- （１）データを保持するデータキャリアと、前記データ
キャリアとのデータ伝送を行う書込／読出制御ユニット
と、を具備する物品識別システムであって、 前記データキャリアは、 複数ビットのデータを設定するデータ設定手段と、 デューティ比が一定の断続信号を受信する共振回路と、 前記共振回路に得られる受信出力を平滑して波形整形す
る波形整形回路と、 前記共振回路に所定レベルの受信信号が得られたときに
前記データ設定手段のデータを取込むシフトレジスタを
含み、前記波形整形回路より与えられる所定デューティ
比の信号に基づいて該シフトレジスタに取込まれたデー
タを読出すデータ読出手段と、 前記共振回路に接続され前記データ読出手段より読出さ
れた信号に基づいて前記共振回路の残響を制御する振動
吸収回路と、を有するものであり、 前記書込／読出制御ユニットは、 前記データキャリアからのデータを読取る際に起動され
る発振回路と、 前記発振回路の発振の断続時にデータキャリアからの信
号を読取るデータ受信手段と、 前記データ受信手段によるデータの受信後に前記発振回
路の発振を停止させ、所定時間後に発振を開始する発振
制御手段と、 前記データ受信手段により受信されたデータの一致を判
別する一致判別手段と、を有するものであることを特徴
とする物品識別システム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2136286A JPH0430284A (ja) | 1990-05-25 | 1990-05-25 | 物品識別システム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2136286A JPH0430284A (ja) | 1990-05-25 | 1990-05-25 | 物品識別システム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0430284A true JPH0430284A (ja) | 1992-02-03 |
Family
ID=15171625
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2136286A Pending JPH0430284A (ja) | 1990-05-25 | 1990-05-25 | 物品識別システム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0430284A (ja) |
-
1990
- 1990-05-25 JP JP2136286A patent/JPH0430284A/ja active Pending
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