JPH04298037A - 集積化されたシリコン非シリコン半導体装置の製造方法 - Google Patents
集積化されたシリコン非シリコン半導体装置の製造方法Info
- Publication number
- JPH04298037A JPH04298037A JP3240209A JP24020991A JPH04298037A JP H04298037 A JPH04298037 A JP H04298037A JP 3240209 A JP3240209 A JP 3240209A JP 24020991 A JP24020991 A JP 24020991A JP H04298037 A JPH04298037 A JP H04298037A
- Authority
- JP
- Japan
- Prior art keywords
- silicon
- semiconductor substrate
- wafer
- silicon semiconductor
- devices
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 229910052710 silicon Inorganic materials 0.000 title claims abstract description 121
- 239000010703 silicon Substances 0.000 title claims abstract description 121
- 239000004065 semiconductor Substances 0.000 title claims abstract description 75
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 title claims description 115
- 238000004519 manufacturing process Methods 0.000 title claims description 9
- 239000000758 substrate Substances 0.000 claims abstract description 51
- 238000000034 method Methods 0.000 claims abstract description 14
- 239000010410 layer Substances 0.000 description 28
- 235000012431 wafers Nutrition 0.000 description 26
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 description 12
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 12
- 230000000873 masking effect Effects 0.000 description 7
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 6
- 229910052581 Si3N4 Inorganic materials 0.000 description 3
- 238000007796 conventional method Methods 0.000 description 3
- 239000000463 material Substances 0.000 description 3
- 238000000053 physical method Methods 0.000 description 3
- 238000005498 polishing Methods 0.000 description 3
- 239000000377 silicon dioxide Substances 0.000 description 3
- 235000012239 silicon dioxide Nutrition 0.000 description 3
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 3
- 239000000126 substance Substances 0.000 description 3
- 230000007547 defect Effects 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 229920002120 photoresistant polymer Polymers 0.000 description 2
- 239000002210 silicon-based material Substances 0.000 description 2
- 150000001875 compounds Chemical class 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 239000011229 interlayer Substances 0.000 description 1
- 238000005304 joining Methods 0.000 description 1
- 230000003287 optical effect Effects 0.000 description 1
- 150000003376 silicon Chemical class 0.000 description 1
- 238000003860 storage Methods 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/20—Deposition of semiconductor materials on a substrate, e.g. epitaxial growth solid phase epitaxy
- H01L21/2003—Deposition of semiconductor materials on a substrate, e.g. epitaxial growth solid phase epitaxy characterised by the substrate
- H01L21/2007—Bonding of semiconductor wafers to insulating substrates or to semiconducting substrates using an intermediate insulating layer
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02367—Substrates
- H01L21/0237—Materials
- H01L21/02373—Group 14 semiconducting materials
- H01L21/02381—Silicon, silicon germanium, germanium
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02367—Substrates
- H01L21/0237—Materials
- H01L21/02387—Group 13/15 materials
- H01L21/02395—Arsenides
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02518—Deposited layers
- H01L21/02521—Materials
- H01L21/02524—Group 14 semiconducting materials
- H01L21/02532—Silicon, silicon germanium, germanium
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02612—Formation types
- H01L21/02617—Deposition types
- H01L21/02636—Selective deposition, e.g. simultaneous growth of mono- and non-monocrystalline semiconductor materials
- H01L21/02639—Preparation of substrate for selective deposition
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/185—Joining of semiconductor bodies for junction formation
- H01L21/187—Joining of semiconductor bodies for junction formation by direct bonding
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/8258—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using a combination of technologies covered by H01L21/8206, H01L21/8213, H01L21/822, H01L21/8252, H01L21/8254 or H01L21/8256
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Power Engineering (AREA)
- Chemical & Material Sciences (AREA)
- Materials Engineering (AREA)
- Recrystallisation Techniques (AREA)
- Element Separation (AREA)
- Mechanical Treatment Of Semiconductor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は一般的には半導体装置に
関するものであるが、さらに特定すれば、単一のチップ
上に製造される集積化されたシリコン非シリコン半導体
装置に関するものである。
関するものであるが、さらに特定すれば、単一のチップ
上に製造される集積化されたシリコン非シリコン半導体
装置に関するものである。
【０００２】
【従来の技術】性能や費用の面から、論理装置や記憶装
置といった高密度のエレクトロニクス装置はシリコン上
に製造されるのが一般的であり、一方光学装置やマイク
ロウェーブ装置は非シリコン半導体材料上に製造するの
が一般的である。複合的な機能性を確保するためには、
これらの装置は単一のチップ上に製造されることが望ま
しい。しかし、これら両方の型の装置をシリコンまたは
非シリコン半導体材料上で製造した場合、装置の最善の
特性が犠牲にされる。したがって、単一のチップ上に集
積化されたシリコンおよび非シリコン装置を製造するた
めには、単一チップ上にシリコン材料と非シリコン材料
がコスト効率の高い方法で集積可能になることが望まし
い。
置といった高密度のエレクトロニクス装置はシリコン上
に製造されるのが一般的であり、一方光学装置やマイク
ロウェーブ装置は非シリコン半導体材料上に製造するの
が一般的である。複合的な機能性を確保するためには、
これらの装置は単一のチップ上に製造されることが望ま
しい。しかし、これら両方の型の装置をシリコンまたは
非シリコン半導体材料上で製造した場合、装置の最善の
特性が犠牲にされる。したがって、単一のチップ上に集
積化されたシリコンおよび非シリコン装置を製造するた
めには、単一チップ上にシリコン材料と非シリコン材料
がコスト効率の高い方法で集積可能になることが望まし
い。
【０００３】
【発明が解決しようとする課題】従来、この集積は、シ
リコン半導体基板の上にエピタキシャルひ化ガリウム層
を成長させることによって行われてきた。集積化された
シリコンおよび非シリコン半導体装置は、このような方
法によって製造されてきた。しかし、ひ化ガリウムとシ
リコンの格子不一致を理由として、エピタキシャルひ化
ガリウム層に多くの欠陥が発生した。このように、ひ化
ガリウム・エピタキシャル層上に製造された装置は低い
性能しか示すことができなかった。さらに、ひ化ガリウ
ム・エピタキシャル層を成長させるためコストが高いた
め、この方法の利用が妨げられてきた。
リコン半導体基板の上にエピタキシャルひ化ガリウム層
を成長させることによって行われてきた。集積化された
シリコンおよび非シリコン半導体装置は、このような方
法によって製造されてきた。しかし、ひ化ガリウムとシ
リコンの格子不一致を理由として、エピタキシャルひ化
ガリウム層に多くの欠陥が発生した。このように、ひ化
ガリウム・エピタキシャル層上に製造された装置は低い
性能しか示すことができなかった。さらに、ひ化ガリウ
ム・エピタキシャル層を成長させるためコストが高いた
め、この方法の利用が妨げられてきた。
【０００４】したがって、本発明の目的は単一チップ上
でシリコンおよび非シリコンの半導体装置を集積化する
ための改良方法を提供することである。
でシリコンおよび非シリコンの半導体装置を集積化する
ための改良方法を提供することである。
【０００５】本発明のその他の目的は、ウェーハ接合、
選択的エッチングおよびエピタキシャル成長によって、
集積化されたシリコンおよび非シリコン半導体装置を製
造する方法を提供することである。
選択的エッチングおよびエピタキシャル成長によって、
集積化されたシリコンおよび非シリコン半導体装置を製
造する方法を提供することである。
【０００６】また、本発明のその他の目的は、シリコン
および非シリコンの半導体装置を集積化する方法を提供
し、高品質の非シリコン半導体を確保することである。
および非シリコンの半導体装置を集積化する方法を提供
し、高品質の非シリコン半導体を確保することである。
【０００７】さらに、本発明のその他の目的は、良好に
エッチングされた非シリコン半導体基板をシリコン・ウ
ェーハに接合することによって、シリコンと非シリコン
の半導体装置を集積化する方法を提供することである。
エッチングされた非シリコン半導体基板をシリコン・ウ
ェーハに接合することによって、シリコンと非シリコン
の半導体装置を集積化する方法を提供することである。
【０００８】本発明はこのほか、半導体装置を有するシ
リコン・ウェーハを非シリコン半導体基板に接合するこ
とによって、シリコンと非シリコンの半導体装置を集積
化する方法を提供することを目的とする。
リコン・ウェーハを非シリコン半導体基板に接合するこ
とによって、シリコンと非シリコンの半導体装置を集積
化する方法を提供することを目的とする。
【０００９】
【課題を解決するための手段】上記の目的、その他の目
的および本発明の利点は、シリコン・ウェーハを非シリ
コン半導体基板に接合することによって達成される。シ
リコン・ウェーハは、直接的に、または中間層を介して
非シリコン半導体基板ウェーハに接合する。その後、非
シリコン半導体基板の厚みを物理的研磨または化学的／
物理的研磨によって低減する。その後、非シリコン半導
体基板の１部をエッチングし、シリコン・ウェーハを露
出させる。その後、半導体基板をシリコン・ウェーハお
よび非シリコン半導体基板内に形成する。また、半導体
装置は、接合する前にシリコン・ウェーハ内に形成する
こともできる。シリコン・ウェーハ内と非シリコン半導
体基板内の装置を電気的に接続するため、相互接続を行
う。ひとつの方法では、非シリコン半導体基板を取り除
いた部分にシリコンを選択的に成長させる。その後、選
択的に成長させたシリコンと非シリコン半導体基板内で
装置を形づくる。その他の実施例では、ウェルを形成し
た非シリコン半導体基板をシリコン・ウェーハに接合す
る。その後、開口部がシリコン・ウェーハに達するまで
非シリコン半導体基板を研磨する。さらに、上記に説明
したところにしたがって処理を行う。
的および本発明の利点は、シリコン・ウェーハを非シリ
コン半導体基板に接合することによって達成される。シ
リコン・ウェーハは、直接的に、または中間層を介して
非シリコン半導体基板ウェーハに接合する。その後、非
シリコン半導体基板の厚みを物理的研磨または化学的／
物理的研磨によって低減する。その後、非シリコン半導
体基板の１部をエッチングし、シリコン・ウェーハを露
出させる。その後、半導体基板をシリコン・ウェーハお
よび非シリコン半導体基板内に形成する。また、半導体
装置は、接合する前にシリコン・ウェーハ内に形成する
こともできる。シリコン・ウェーハ内と非シリコン半導
体基板内の装置を電気的に接続するため、相互接続を行
う。ひとつの方法では、非シリコン半導体基板を取り除
いた部分にシリコンを選択的に成長させる。その後、選
択的に成長させたシリコンと非シリコン半導体基板内で
装置を形づくる。その他の実施例では、ウェルを形成し
た非シリコン半導体基板をシリコン・ウェーハに接合す
る。その後、開口部がシリコン・ウェーハに達するまで
非シリコン半導体基板を研磨する。さらに、上記に説明
したところにしたがって処理を行う。
【００１０】
【実施例】図１は、製造の初期的段階における、本発明
の第１実施例の断面図を拡大して示したものである。本
図に表現されているのはシリコン・ウェーハ１０であり
、このシリコン・ウェーハ１０上には非シリコン半導体
基板１１が接合されており、さらに両者の中間には中間
層、つまり応力緩和層１２が設けられている。接合は、
本書の参考文献として掲げる処理案件番号ＳＣ０６９０
８Ｐの ”Ａ Ｎｏｎ−ｓｉｌｉｃｏｎ ａｎｄ Ｓｉ
ｌｉｃｏｎＢｏｎｄｅｄ Ｓｔｒｕｃｔｕｒｅ ａｎｄ
Ｍｅｔｈｏｄ ｏｆ Ｍａｎｕｆａｃｔｕｒｅ” と
題する関連特許出願に明らかにされた方法によってもよ
い。このほか、その他の適切な接合方法を利用してもよ
い。接合は中間層１２を介さずに行ってもよい。非シリ
コン半導体基板１１の表面上にマスキング層１３を形成
し、その後、開口部１４を形成する。シリコン・ウェー
ハ１０はシリコン基板、または、その上にエピタキシャ
ル層を有する基板から構成される。また、シリコン・ウ
ェーハ１０は、非シリコン半導体基板１１に接合する前
に、内部に半導体装置が形成さられる場合もある。非シ
リコン基板１１は、ひ化ガリウム基板のような ＩＩＩ
−Ｖ族化合物半導体であることが望ましい。図１は、接
合後、研磨またはラッピングなどの物理的方法、または
化学的／物理的方法によって既に既定の厚み、すなわち
約２ないし５０ミクロンの望ましい厚みにまで研磨、す
なわち薄層化された非シリコン半導体基板１１（実寸で
はない）を示したものである。半導体装置（図示されて
いない）は、マスキング層１３が形成される前に非シリ
コン層１１に形成される場合もある。マスキング層１３
は、フォトレジスト層、あるいは二酸化ケイ素または窒
化ケイ素から構成される。開口部１４は従来の方法によ
ってマスキング層１３に形成される。マスキング層１３
が窒化ケイ素か二酸化ケイ素の場合、フォトレジスト層
（図示されていない）が開口部１４の形成に使われる。
の第１実施例の断面図を拡大して示したものである。本
図に表現されているのはシリコン・ウェーハ１０であり
、このシリコン・ウェーハ１０上には非シリコン半導体
基板１１が接合されており、さらに両者の中間には中間
層、つまり応力緩和層１２が設けられている。接合は、
本書の参考文献として掲げる処理案件番号ＳＣ０６９０
８Ｐの ”Ａ Ｎｏｎ−ｓｉｌｉｃｏｎ ａｎｄ Ｓｉ
ｌｉｃｏｎＢｏｎｄｅｄ Ｓｔｒｕｃｔｕｒｅ ａｎｄ
Ｍｅｔｈｏｄ ｏｆ Ｍａｎｕｆａｃｔｕｒｅ” と
題する関連特許出願に明らかにされた方法によってもよ
い。このほか、その他の適切な接合方法を利用してもよ
い。接合は中間層１２を介さずに行ってもよい。非シリ
コン半導体基板１１の表面上にマスキング層１３を形成
し、その後、開口部１４を形成する。シリコン・ウェー
ハ１０はシリコン基板、または、その上にエピタキシャ
ル層を有する基板から構成される。また、シリコン・ウ
ェーハ１０は、非シリコン半導体基板１１に接合する前
に、内部に半導体装置が形成さられる場合もある。非シ
リコン基板１１は、ひ化ガリウム基板のような ＩＩＩ
−Ｖ族化合物半導体であることが望ましい。図１は、接
合後、研磨またはラッピングなどの物理的方法、または
化学的／物理的方法によって既に既定の厚み、すなわち
約２ないし５０ミクロンの望ましい厚みにまで研磨、す
なわち薄層化された非シリコン半導体基板１１（実寸で
はない）を示したものである。半導体装置（図示されて
いない）は、マスキング層１３が形成される前に非シリ
コン層１１に形成される場合もある。マスキング層１３
は、フォトレジスト層、あるいは二酸化ケイ素または窒
化ケイ素から構成される。開口部１４は従来の方法によ
ってマスキング層１３に形成される。マスキング層１３
が窒化ケイ素か二酸化ケイ素の場合、フォトレジスト層
（図示されていない）が開口部１４の形成に使われる。
【００１１】図２は、その後の処理過程における図１の
構造を図示したものである。非シリコン基板１１と中間
層１２は開口部１４がシリコン・ウェーハ１０に達する
までエッチングされる。シリコンではなく、ひ化ガリウ
ムを選択的にエッチングするウェット・エッチングまた
はドライ・エッチングの方法が利用される。中間層１２
を除去するには、それを構成する材質によってさまざま
なエッチング方法が利用される。場合によっては、半導
体装置１６はシリコン・ウェーハ１０内に形成されるこ
ともある。また、シリコン・ウェーハ１０は非シリコン
半導体基板１１に接合する前に、開口部１４に装置１６
を形成する場合もある。その後、マスキング層１３を除
去し、露出したシリコン層１０を保護した上、非シリコ
ン半導体基板１１に非半導体装置１７が形成される。そ
の後、シリコン・ウェーハ１０上の装置と非シリコン半
導体基板１１上の装置との間の相互接続を形成する。図
２に示す構造は、シリコン・ウェーハ１０と非シリコン
半導体基板１１に形成された集積半導体装置１６，１７
の非平面構造を示したものである。半導体装置１６，
１７ は図を簡便にするため、単一領域として簡単に図
示する。どんな半導体装置も回路も半導体装置１６，１
７ となり得ることが理解されなければならない。
構造を図示したものである。非シリコン基板１１と中間
層１２は開口部１４がシリコン・ウェーハ１０に達する
までエッチングされる。シリコンではなく、ひ化ガリウ
ムを選択的にエッチングするウェット・エッチングまた
はドライ・エッチングの方法が利用される。中間層１２
を除去するには、それを構成する材質によってさまざま
なエッチング方法が利用される。場合によっては、半導
体装置１６はシリコン・ウェーハ１０内に形成されるこ
ともある。また、シリコン・ウェーハ１０は非シリコン
半導体基板１１に接合する前に、開口部１４に装置１６
を形成する場合もある。その後、マスキング層１３を除
去し、露出したシリコン層１０を保護した上、非シリコ
ン半導体基板１１に非半導体装置１７が形成される。そ
の後、シリコン・ウェーハ１０上の装置と非シリコン半
導体基板１１上の装置との間の相互接続を形成する。図
２に示す構造は、シリコン・ウェーハ１０と非シリコン
半導体基板１１に形成された集積半導体装置１６，１７
の非平面構造を示したものである。半導体装置１６，
１７ は図を簡便にするため、単一領域として簡単に図
示する。どんな半導体装置も回路も半導体装置１６，１
７ となり得ることが理解されなければならない。
【００１２】図３は、開口部１４をもうけ、シリコン・
ウェーハが露出した後の図２の構造を示したものである
が、装置１６はまだ形づくられていない。さらに、それ
以降の処理を示したものである。図３は図２に示す構造
とは対象的に、シリコンと非シリコン半導体装置の集積
化に関する平面構造を示したものである。まず第１に、
シリコン・ウェーハ１０を種として利用することによっ
て、開口部１４に選択的エピタキシャル・シリコン層１
５を形成させる。これは従来の方法を利用して実施され
る。その後、半導体装置１８および半導体装置１９をそ
れぞれ選択的エピタキシャル・シリコン層１５と非シリ
コン半導体基板１１につくる。非シリコン半導体基板１
１に装置をつくるため、マスキング層１３を取り除く。
ウェーハが露出した後の図２の構造を示したものである
が、装置１６はまだ形づくられていない。さらに、それ
以降の処理を示したものである。図３は図２に示す構造
とは対象的に、シリコンと非シリコン半導体装置の集積
化に関する平面構造を示したものである。まず第１に、
シリコン・ウェーハ１０を種として利用することによっ
て、開口部１４に選択的エピタキシャル・シリコン層１
５を形成させる。これは従来の方法を利用して実施され
る。その後、半導体装置１８および半導体装置１９をそ
れぞれ選択的エピタキシャル・シリコン層１５と非シリ
コン半導体基板１１につくる。非シリコン半導体基板１
１に装置をつくるため、マスキング層１３を取り除く。
【００１３】図４は、製造の初期的段階における本発明
の第３の実施例を図示したものである。この場合、シリ
コン・ウェーハ１０はエッチングした非シリコン半導体
基板１１に接合する。ここでも、中間層（図には示され
ていない）を利用してもよい。接合にさきだって、従来
の方法を使い非シリコン半導体基板１１の１部は除去す
るか、エッチングするかしてウェルを形成する。このプ
ロセスを利用することの利点は、接合の間、ウェル２０
が応力緩和を提供することである。
の第３の実施例を図示したものである。この場合、シリ
コン・ウェーハ１０はエッチングした非シリコン半導体
基板１１に接合する。ここでも、中間層（図には示され
ていない）を利用してもよい。接合にさきだって、従来
の方法を使い非シリコン半導体基板１１の１部は除去す
るか、エッチングするかしてウェルを形成する。このプ
ロセスを利用することの利点は、接合の間、ウェル２０
が応力緩和を提供することである。
【００１４】図５は、さらに処理を進めた図４の構造を
示したものである。物理的または化学的／物理的方法を
使用して、少なくともウェル２０がシリコン・ウェーハ
１０を露出させる段階に至るまで非シリコン基板１１を
研磨する。その後、ウェル２０は開口部２０となる。さ
らに処理を続け、図２および図３に示した構造を得る。
示したものである。物理的または化学的／物理的方法を
使用して、少なくともウェル２０がシリコン・ウェーハ
１０を露出させる段階に至るまで非シリコン基板１１を
研磨する。その後、ウェル２０は開口部２０となる。さ
らに処理を続け、図２および図３に示した構造を得る。
【００１５】
【発明の効果】これまでの説明から容易に理解できると
おり、本発明による集積化されたシリコンおよび非シリ
コン半導体装置は、非シリコン半導体エピタキシャル層
というよりは、非シリコン半導体基板を利用するもので
ある。ひ化ガリウム基板はエピタキシャルひ化ガリウム
基板よりも欠陥が少ない。このように、ひ化ガリウム基
板内に形成された装置は、エピアキシャルひ化ガリウム
層内に形成された装置よりも高い性能と出力を示す。さ
らに、エピタキシャルひ化ガリウム層を形成する費用は
発生しない。必要に応じて、シリコン・ウェーハと非シ
リコン半導体基板との間に中間層を使用することができ
る。ウェルの構造または平面構造は希望に応じて形成す
ることができる。本発明を利用することによって、高品
質のシリコン半導体装置およびシリコン装置を単一チッ
プ上に形成することができる。
おり、本発明による集積化されたシリコンおよび非シリ
コン半導体装置は、非シリコン半導体エピタキシャル層
というよりは、非シリコン半導体基板を利用するもので
ある。ひ化ガリウム基板はエピタキシャルひ化ガリウム
基板よりも欠陥が少ない。このように、ひ化ガリウム基
板内に形成された装置は、エピアキシャルひ化ガリウム
層内に形成された装置よりも高い性能と出力を示す。さ
らに、エピタキシャルひ化ガリウム層を形成する費用は
発生しない。必要に応じて、シリコン・ウェーハと非シ
リコン半導体基板との間に中間層を使用することができ
る。ウェルの構造または平面構造は希望に応じて形成す
ることができる。本発明を利用することによって、高品
質のシリコン半導体装置およびシリコン装置を単一チッ
プ上に形成することができる。
【図１および図２】製造のさまざまな段階において、本
発明の第１実施例の断面図を拡大して示した図である。
発明の第１実施例の断面図を拡大して示した図である。
【図３】本発明の第２実施例の断面図を拡大して示した
図である。
図である。
【図４および図５】製造のさまざまな段階において、本
発明の第３実施例の断面図を拡大して示した図である。
発明の第３実施例の断面図を拡大して示した図である。
Claims (3)
- 【請求項１】 シリコン・ウェーハ１０を提供する段
階；シリコン・ウェーハ１０に非シリコン半導体基板１
１を接合する段階；非シリコン半導体基板１１を所定の
厚さにまで薄層化する段階；および非シリコン半導体基
板１１の一部を除去し、シリコン・ウェーハ１０の１部
を露出させる段階；から構成されることを特徴とする集
積化されたシリコン非シリコン半導体装置の製造方法。 - 【請求項２】 シリコン・ウェーハ１０を提供す
る段階；シリコン・ウェーハ１０に非シリコン半導体基
板を接合する段階；非シリコン半導体基板１１を所定の
厚さにまで薄層化する段階；非シリコン半導体基板１１
の一部を除去し、シリコン・ウェーハ１０の１部を露出
させる段階；および非シリコン半導体基板１１を除去し
たシリコン・ウェーハ１０上で選択的にシリコン１５を
成長させる段階；から構成されることを特徴とする集積
化されたシリコン非シリコン半導体装置の製造方法。 - 【請求項３】 シリコン・ウェーハ１０を提供する段
階；シリコン・ウェーハ１０に非シリコン半導体基板１
１を接合し、当該非シリコン半導体基板１１はシリコン
・ウェーハに接合した表面上に形成されたウェル２０を
有する段階；および少なくともウェル２０の厚みにまで
非シリコン半導体基板１１を薄層化する段階；から構成
されることを特徴とする集積化されたシリコン非シリコ
ン半導体装置の製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US576543 | 1990-08-31 | ||
| US07/576,543 US5064781A (en) | 1990-08-31 | 1990-08-31 | Method of fabricating integrated silicon and non-silicon semiconductor devices |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04298037A true JPH04298037A (ja) | 1992-10-21 |
Family
ID=24304866
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3240209A Pending JPH04298037A (ja) | 1990-08-31 | 1991-08-28 | 集積化されたシリコン非シリコン半導体装置の製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5064781A (ja) |
| JP (1) | JPH04298037A (ja) |
| KR (1) | KR100251817B1 (ja) |
| DE (1) | DE4118593C2 (ja) |
Families Citing this family (25)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR930008861B1 (ko) * | 1991-05-16 | 1993-09-16 | 재단법인 한국전자통신연구소 | 단결정 실리콘 기판상에 화합물 반도체층이 형성된 기판의 제조방법 |
| DE4238137A1 (de) * | 1992-11-12 | 1994-05-19 | Ant Nachrichtentech | Verfahren zur Herstellung von Vorrichtungen mit Bauelementen |
| US5346848A (en) * | 1993-06-01 | 1994-09-13 | Motorola, Inc. | Method of bonding silicon and III-V semiconductor materials |
| US6250192B1 (en) * | 1996-11-12 | 2001-06-26 | Micron Technology, Inc. | Method for sawing wafers employing multiple indexing techniques for multiple die dimensions |
| US6392257B1 (en) * | 2000-02-10 | 2002-05-21 | Motorola Inc. | Semiconductor structure, semiconductor device, communicating device, integrated circuit, and process for fabricating the same |
| WO2001093336A1 (en) | 2000-05-31 | 2001-12-06 | Motorola, Inc. | Semiconductor device and method for manufacturing the same |
| AU2001277001A1 (en) | 2000-07-24 | 2002-02-05 | Motorola, Inc. | Heterojunction tunneling diodes and process for fabricating same |
| US20020096683A1 (en) | 2001-01-19 | 2002-07-25 | Motorola, Inc. | Structure and method for fabricating GaN devices utilizing the formation of a compliant substrate |
| WO2002082551A1 (en) * | 2001-04-02 | 2002-10-17 | Motorola, Inc. | A semiconductor structure exhibiting reduced leakage current |
| US20020158245A1 (en) * | 2001-04-26 | 2002-10-31 | Motorola, Inc. | Structure and method for fabricating semiconductor structures and devices utilizing binary metal oxide layers |
| US6992321B2 (en) * | 2001-07-13 | 2006-01-31 | Motorola, Inc. | Structure and method for fabricating semiconductor structures and devices utilizing piezoelectric materials |
| US7019332B2 (en) | 2001-07-20 | 2006-03-28 | Freescale Semiconductor, Inc. | Fabrication of a wavelength locker within a semiconductor structure |
| US6855992B2 (en) | 2001-07-24 | 2005-02-15 | Motorola Inc. | Structure and method for fabricating configurable transistor devices utilizing the formation of a compliant substrate for materials used to form the same |
| US20030022412A1 (en) * | 2001-07-25 | 2003-01-30 | Motorola, Inc. | Monolithic semiconductor-piezoelectric device structures and electroacoustic charge transport devices |
| US20030034491A1 (en) * | 2001-08-14 | 2003-02-20 | Motorola, Inc. | Structure and method for fabricating semiconductor structures and devices for detecting an object |
| US20030071327A1 (en) | 2001-10-17 | 2003-04-17 | Motorola, Inc. | Method and apparatus utilizing monocrystalline insulator |
| US20040012037A1 (en) * | 2002-07-18 | 2004-01-22 | Motorola, Inc. | Hetero-integration of semiconductor materials on silicon |
| US20040079285A1 (en) * | 2002-10-24 | 2004-04-29 | Motorola, Inc. | Automation of oxide material growth in molecular beam epitaxy systems |
| US7169619B2 (en) * | 2002-11-19 | 2007-01-30 | Freescale Semiconductor, Inc. | Method for fabricating semiconductor structures on vicinal substrates using a low temperature, low pressure, alkaline earth metal-rich process |
| US6885065B2 (en) * | 2002-11-20 | 2005-04-26 | Freescale Semiconductor, Inc. | Ferromagnetic semiconductor structure and method for forming the same |
| US6965128B2 (en) | 2003-02-03 | 2005-11-15 | Freescale Semiconductor, Inc. | Structure and method for fabricating semiconductor microresonator devices |
| US7020374B2 (en) | 2003-02-03 | 2006-03-28 | Freescale Semiconductor, Inc. | Optical waveguide structure and method for fabricating the same |
| EP2317554B1 (en) * | 2009-10-30 | 2014-04-09 | Imec | Integrated semiconductor substrate structure and method of manufacturing an integrated semiconductor substrate structure |
| US8530938B2 (en) | 2009-12-10 | 2013-09-10 | International Rectifier Corporation | Monolithic integrated composite group III-V and group IV semiconductor device and method for fabricating same |
| US8912055B2 (en) * | 2011-05-03 | 2014-12-16 | Imec | Method for manufacturing a hybrid MOSFET device and hybrid MOSFET obtainable thereby |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4261781A (en) * | 1979-01-31 | 1981-04-14 | International Business Machines Corporation | Process for forming compound semiconductor bodies |
| JPS595649A (ja) * | 1982-07-01 | 1984-01-12 | Matsushita Electric Ind Co Ltd | 半導体装置およびその製造方法 |
| US4774205A (en) * | 1986-06-13 | 1988-09-27 | Massachusetts Institute Of Technology | Monolithic integration of silicon and gallium arsenide devices |
| JPS63108709A (ja) * | 1986-10-25 | 1988-05-13 | Toyota Central Res & Dev Lab Inc | 半導体装置およびその製造方法 |
| US4826784A (en) * | 1987-11-13 | 1989-05-02 | Kopin Corporation | Selective OMCVD growth of compound semiconductor materials on silicon substrates |
| US4890895A (en) * | 1987-11-13 | 1990-01-02 | Kopin Corporation | Optoelectronic interconnections for III-V devices on silicon |
| JPH01226167A (ja) * | 1988-03-07 | 1989-09-08 | Seiko Epson Corp | 半導体装置基板の製造方法 |
-
1990
- 1990-08-31 US US07/576,543 patent/US5064781A/en not_active Expired - Lifetime
-
1991
- 1991-06-06 DE DE4118593A patent/DE4118593C2/de not_active Expired - Fee Related
- 1991-08-21 KR KR1019910014386A patent/KR100251817B1/ko not_active IP Right Cessation
- 1991-08-28 JP JP3240209A patent/JPH04298037A/ja active Pending
Also Published As
| Publication number | Publication date |
|---|---|
| US5064781A (en) | 1991-11-12 |
| KR100251817B1 (ko) | 2000-05-01 |
| DE4118593C2 (de) | 2001-04-05 |
| DE4118593A1 (de) | 1992-03-05 |
| KR920005249A (ko) | 1992-03-28 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5064781A (en) | Method of fabricating integrated silicon and non-silicon semiconductor devices | |
| US5346848A (en) | Method of bonding silicon and III-V semiconductor materials | |
| US5071792A (en) | Process for forming extremely thin integrated circuit dice | |
| US8461685B2 (en) | Substrate comprising a plurality of integrated circuitry die, and a substrate | |
| US5168078A (en) | Method of making high density semiconductor structure | |
| JPH09507612A (ja) | 三次元回路装置の製造方法 | |
| JPH07326664A (ja) | ウエハの誘電体分離溝の充填方法 | |
| JPH1117107A (ja) | 三次元回路素子およびその製造方法 | |
| US5223450A (en) | Method of producing semiconductor substrate having dielectric separation region | |
| US6090688A (en) | Method for fabricating an SOI substrate | |
| US5081061A (en) | Manufacturing ultra-thin dielectrically isolated wafers | |
| US4981813A (en) | Pad oxide protect sealed interface isolation process | |
| US5424240A (en) | Method for the formation of field oxide film in semiconductor device | |
| US5025304A (en) | High density semiconductor structure and method of making the same | |
| KR930008861B1 (ko) | 단결정 실리콘 기판상에 화합물 반도체층이 형성된 기판의 제조방법 | |
| US6174824B1 (en) | Post-processing a completed semiconductor device | |
| US4224734A (en) | Low electrical and thermal impedance semiconductor component and method of manufacture | |
| US11295950B2 (en) | Structure comprising single-crystal semiconductor islands and process for making such a structure | |
| US6184106B1 (en) | Method for manufacturing a semiconductor device | |
| US5208167A (en) | Method for producing SOI substrate | |
| KR100511900B1 (ko) | 에스오아이 기판의 제조방법 | |
| JPH04199632A (ja) | Ｓｏｉウエハ及びその製造方法 | |
| JP3049904B2 (ja) | 誘電体分離ウエハの製造方法 | |
| TWI241651B (en) | Semiconductor etch speed modification | |
| JPH02205339A (ja) | 半導体装置の製造方法 |