JPH04294388A - ドットマトリクス表示装置及びドットマトリクス表示装置における多重化表示ｒａｍへの書き込み方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ＬＥＤドットマトリク
ス表示器、ランプマトリクス表示器、蛍光管マトリック
ス表示器又はプラズママトリックス表示器等で、ドット
マトリクス状に同一場所に２色若しくは２色以上の発光
体を配置した表示装置に係り、特にその表示装置に文字
や図を表示させるための２色若しくは２色以上分の多重
化された表示ＲＡＭ（多重化表示ＲＡＭ）に効率良くド
ットデータを書き込むことができるドットマトリクス表
示装置及びドットマトリクス表示装置における多重化表
示ＲＡＭへの書き込み方式に関する。

【０００２】

【従来の技術】従来のドットマトリクス状の表示装置に
ついて、ＬＥＤドットマトリクス表示装置を例に取り、
図９の回路構成ブロック図を使って説明する。

【０００３】ＬＥＤドットマトリクス表示装置における
各構成部分について説明すると、ＣＰＵ１は、アドレス
・バスを介してアクセスする装置を特定し、例えば、記
憶装置等（図示せず）内のデータにアクセスし、更にＣ
ＰＵ１はアドレス・バスによりマルチプレクサ（ＭＰＸ
）３のアドレスを指定して、バス・ドライバ４を開にし
て記憶装置等から画像データを画面ＲＡＭ（Ｖ−ＲＡＭ
）７へ書き込むようになっている。

【０００４】ＭＰＸ３は、ＣＰＵ１と画面コントローラ
２の切替器となっており、ＣＰＵ１がＶ−ＲＡＭ７に動
作するときはバス・ドライバ４は開となり、Ｖ−ＲＡＭ
７に画像データを書き込むことになり、画面コントロー
ラ２がＶ−ＲＡＭ７に動作するときはバス・ドライバ４
は閉となり、この時ＭＰＸ３は画面コントローラ２とＶ
−ＲＡＭ７を接続するようになっている。

【０００５】発振器５から発振されたクロックは、伝送
用分周器１０で１／８倍にされ、その後一方はパラレル
／シリアル変換器（Ｐ／Ｓ変換器）８に出力され、他方
は画面コントローラ用分周器６で１／８倍のクロックに
変換されて、画面コントローラ２に出力される。画面コ
ントローラ２は、入力されるクロックのタイミングによ
りＭＰＸ３を介してＶ−ＲＡＭ７にＣＰＵ１から与えら
れた表示アドレスを出力する。

【０００６】Ｖ−ＲＡＭ７は、画面コントローラ２から
ＭＰＸ３を通してＬＥＤ表示部９へ表示する内容に対応
する表示アドレスを受け取ることで、表示アドレスに対
応したデータを伝送用分周器１０の出力タイミングでＰ
／Ｓ変換器８を経由してＬＥＤ表示部９へ出力し、表示
するものである。

【０００７】従来のＬＥＤドットマトリクス表示装置で
は、図１０に示すように、ＬＥＤ表示部９と同じ容量の
プレーンをＶ−ＲＡＭ７内に１ないし２個持っており、
ドットイメージで表示内容を保持していたものである。 そして、表示内容を切り替えさせるには、このプレーン
の内容をＶ−ＲＡＭ７に書き込んで、ＣＰＵ１から画面
コントローラ２を介してＶ−ＲＡＭ７へ当該プレーンの
アドレスを指示することによってＬＥＤ表示部９の表示
画面を切り替えるというものであった。

【０００８】

【発明が解決しようとする課題】しかしながら、上記従
来のＬＥＤドットマトリクス表示装置では、ＬＥＤ表示
部９で１枚のプレーンを表示している間も、次に切り替
えるプレーンを用意するため、常にＣＰＵ１はＶ−ＲＡ
Ｍ７内にプレーンを書きに行く必要があるため、ＣＰＵ
１はその一定時間内で行っている仕事の殆どが、プレー
ン作成に占められることになり、ＬＥＤ表示部９の表示
画面が長いか、又は表示画面が大きい場合には、画面切
替え処理にＣＰＵ１によるプレーン作成の処理が間に合
わなくなるとの問題点があった。

【０００９】また、一度表示を終わったプレーンはすぐ
書き替えられる性質を持つため、繰り返し表示させよう
とすると、再度プレーンの書き替えを行わなければなら
ず、容易に繰り返し表示ができないとの問題点があった
。

【００１０】そこで、図５に示すＬＥＤドットマトリク
ス表示装置が提案されている。図５の表示装置の場合の
メモリ・マッピングは図６に示す如くである。

【００１１】図５のＬＥＤドットマトリックス表示装置
を説明すると、ＬＥＤ表示部９には表示ＲＡＭ（Ｖ−Ｒ
ＡＭ）７の内容が表示され、Ｖ−ＲＡＭ７はマルチプレ
クサ（ＭＰＸ）３を通して画面コントローラ２からＬＥ
Ｄ表示部９へ表示すべき内容に対応するアドレスを順次
受け取ることで、Ｖ−ＲＡＭ７内の画像データをパラレ
ル／シリアル（Ｐ／Ｓ）変換器８を経由してＬＥＤ表示
部９に出力する。

【００１２】ＬＥＤ表示部９は、内部に表示ドット数に
一致する横１ラスタ分のシフト・レジスタを有しており
、これを全ラスタ分スキャンさせて全表示画面を構成す
るようになっている。

【００１３】画面コントローラ２は、このＬＥＤ表示部
９のタイミングに合わせてクロック、表示アドレス、ラ
ッチ信号をＬＥＤ表示部９へ送り出し、ＬＥＤ表示部９
の表示画面を制御するものである。

【００１４】更に、図７に２色発光（赤：Ｒ，緑：Ｇ，
黄：ＲＧ同時点灯）のドットマトリクス表示装置の場合
における表示部周辺回路の回路構成ブロック図を示して
説明する。尚、この場合のメモリ・マッピングは図８に
示す。

【００１５】ＬＥＤ表示部９へは、Ｖ−ＲＡＭ（Ｒ）７
Ｒ　の内容は赤（Ｒ）のＬＥＤデータ（画像データ）と
して、Ｖ−ＲＡＭ（Ｇ）７Ｇ　の内容は緑（Ｇ）のＬＥ
Ｄデータとして表示されるものである。つまり、２色若
しくは２色以上を表示するために表示ＲＡＭが多重化さ
れている。

【００１６】ドットマトリクス状のＬＥＤ表示部９の１
ドットの中にはＲとＧの２つのＬＥＤチップが入ってい
るためＲ、Ｇ両データがある場所はＲ、Ｇ両方発光して
黄色として表示される。これによりＬＥＤ表示部９にお
いて文字や図として認識でき、しかも赤、緑、黄の鮮や
かな色を視認できる。

【００１７】Ｖ−ＲＡＭ（Ｒ）７Ｒ　、Ｖ−ＲＡＭ（Ｇ
）７Ｇ　はマルチプレクサ（ＭＰＸ）３を通し、画面コ
ントローラ２からＬＥＤ表示部９へ表示すべき内容に対
応するアドレスを順次受け取ることで、Ｒデータをパラ
レル／シリアル（Ｐ／Ｓ）変換器（Ｒ）８Ｒ　を経由し
、Ｇデータをパラレル／シリアル（Ｐ／Ｓ）変換器（Ｇ
）８Ｇ　を経由してそれぞれ出力するものである。

【００１８】Ｒ、Ｇ２色発光のＬＥＤ表示部９は内部に
表示ドット数に一致する横１ラスタ分のシフト・レジス
タをＲ、Ｇ２色分持っており、これを全ラスタ分スキャ
ンさせることで全表示画面を構成している。画面コント
ローラ２は、このＬＥＤ表示部９のタイミングに合わせ
てクロック、表示アドレス、ラッチ信号を送り出し、表
示画面を制御するものである。

【００１９】そして、上記ＬＥＤドットマトリクス表示
装置における多重化Ｖ−ＲＡＭへのＬＥＤデータ書き込
み方式では、図７のブロック図に示しているように、Ｖ
−ＲＡＭ（Ｒ）７Ｒ　、Ｖ−ＲＡＭ（Ｇ）７Ｇ　のＣＳ
（チップセレクト）はデコーダ１１の出力部に接続され
ており、またデコーダ１１の入力部は通常はアドレス・
バスとＣＰＵ１のＭＥ（メモリーイネーブル）に接続さ
れているため、ＣＰＵ１からデコーダ１１を介して各Ｖ
−ＲＡＭのアドレスに対するマッピングが一義的に決定
しており、決して一方のＶ−ＲＡＭにＬＥＤデータを書
き込みに行っても他方のＶ−ＲＡＭに影響が及ばないよ
うになっている。

【００２０】つまり、ＣＰＵ１からＶ−ＲＡＭ（Ｒ）７
Ｒ　又はＶ−ＲＡＭ（Ｇ）７Ｇ　のいずれかを選択する
選択信号が出力され、その選択信号をデコーダ１１が解
読し、ＬＥＤデータがＶ−ＲＡＭに書き込み可能を指示
する書き込み可能指示信号をＶ−ＲＡＭ（Ｒ）７Ｒ　又
はＶ−ＲＡＭ（Ｇ）７Ｇ　に与えて、バス・ドライバ４
を介してデータ・バスから書き込み可能指示信号が与え
られたＶ−ＲＡＭにのみＬＥＤデータが書き込まれるよ
うになっている。

【００２１】しかしながら、上記の多重化Ｖ−ＲＡＭの
書き込み方式では、ＬＥＤ表示部９の表示が赤単色もし
くは緑単色の表示の場合は問題とならないが、２色発光
の黄色の表示の場合は、例えば、Ｖ−ＲＡＭ（Ｒ）７Ｒ
　に書き込んでからＶ−ＲＡＭ（Ｇ）７Ｇ　に全く同一
の内容を書き込まなければならないし、または、黄色の
表示から一瞬に表示をクリアする時などは、Ｖ−ＲＡＭ
（Ｒ）７Ｒ　を先ずクリアしてからＶ−ＲＡＭ（Ｇ）７
Ｇ　をクリアしなければならなず、つまり、黄色の表示
に関する動作は、図５のＬＥＤドットマトリクス表示装
置と比べて２倍時間が掛かってしまうということになり
、黄色に関する書き換え部分が多い場合などはその処理
スピードに於いて特定時間内に処理できなくなるとの問
題点があった。

【００２２】本発明は上記実情に鑑みて為されたもので
、多重化表示ＲＡＭへの画像データの書き込み時間を短
縮し、単一の表示ＲＡＭと同じ時間で書き込みができる
ドットマトリクス表示装置及びドットマトリクス表示装
置における多重化表示ＲＡＭへの書き込み方式を提供す
ることを目的とする。

【００２３】

【課題を解決するための手段】上記例の問題点を解決す
るための請求項１記載の発明は、画像データが書き込ま
れる複数の多重化表示ＲＡＭと、前記複数の多重化表示
ＲＡＭに前記画像データを与え、前記複数の多重化表示
ＲＡＭのいずれかを選択する選択信号を出力するＣＰＵ
と、前記複数の多重化表示ＲＡＭに接続し、前記選択信
号を解読して前記複数の多重化表示ＲＡＭの内一つの表
示ＲＡＭに前記画像データの書き込み可能を指示する書
き込み可能指示信号を与えるデコーダとを有するドット
マトリクス表示装置において、前記デコーダと前記複数
の多重化表示ＲＡＭの間に、前記複数の多重化表示ＲＡ
Ｍ全体に前記画像データの書き込み可能状態を示す書き
込み可能状態信号が与えられると、スイッチの切り替え
により一つの表示ＲＡＭに与えられた前記画像データの
書き込み可能指示信号を他の表示ＲＡＭにも供給する出
力器を設けたことを特徴としている。

【００２４】上記例の問題点を解決するための請求項２
記載の発明は、請求項１記載のドットマトリクス表示装
置において、ＣＰＵから複数の多重化表示ＲＡＭ全体に
画像データの書き込み可能状態を示す書き込み可能状態
信号が出力器に与えられると前記出力器のスイッチが動
作し、ＣＰＵから選択信号が出力されてデコーダで解読
され、前記出力器に前記画像データの書き込み可能指示
信号が出力されると、一つの表示ＲＡＭに与えられた前
記画像データの書き込み可能指示信号を他の表示ＲＡＭ
にも供給することを特徴としている。

【００２５】

【作用】請求項１記載の発明によれば、複数の多重化表
示ＲＡＭ全体に画像データが書き込まれる場合に、ＣＰ
Ｕから複数の多重化表示ＲＡＭ全体に画像データの書き
込み可能状態を示す書き込み可能状態信号が与えられる
と、スイッチの動作によりデコーダから一つの表示ＲＡ
Ｍに出力された画像データの書き込み可能指示の書き込
み可能指示信号を他の表示ＲＡＭにも出力する出力器を
有するドットマトリクス表示装置としているので、ドッ
トマトリクス表示器、ランプドットマトリクス表示器、
蛍光管ドットマトリクス表示器等のドットマトリクス状
に同一場所に２色もしくは２色以上の発光体を配置した
表示器の２色もしくは２色以上分の多重化された表示Ｒ
ＡＭへの画像データの書き込みに必要な時間は色の多重
化されてない単色の表示装置の表示ＲＡＭへの画像デー
タの書き込み時間とほぼ同じ時間にできるため、多重化
表示ＲＡＭの場合のＣＰＵへの負荷を軽減できる。

【００２６】請求項２記載の発明によれば、請求項１記
載のドットマトリクス表示装置において、複数の多重化
表示ＲＡＭ全体に画像データが書き込まれる場合に、Ｃ
ＰＵから複数の多重化表示ＲＡＭ全体に画像データの書
き込み可能状態を示す書き込み可能状態信号が与えられ
、出力器のスイッチが動作して、デコーダから一つの表
示ＲＡＭに出力された画像データの書き込み可能指示の
書き込み可能指示の書き込み可能指示信号を他の表示Ｒ
ＡＭにも出力する多重化表示ＲＡＭへの書き込み方式と
しているので、表示器の２色もしくは２色以上分の多重
化された表示ＲＡＭへの画像データの書き込みに必要な
時間は色の多重化されてない単色の表示装置の表示ＲＡ
Ｍへの画像データの書き込み時間とほぼ同じ時間にでき
るため、多重化表示ＲＡＭの場合のＣＰＵへの負荷を軽
減できる。

【００２７】

【実施例】本発明の一実施例について図面を参照しなが
ら説明する。図１は、本発明の一実施例に係るＬＥＤド
ットマトリクス表示装置の回路構成ブロック図である。 尚、図９と同様の構成をとる部分については、同一の符
号を付して説明する。

【００２８】本実施例のＬＥＤドットマトリクス表示装
置の構成は、ＣＰＵ１からのアドレス・バス、データ・
バスには画面コントローラ２、マルチプレクサ（ＭＰＸ
）３、デコーダ１１、多重イネーブル出力器１２、バス
・ドライバ４等が接続されている。

【００２９】また、赤色（Ｒ）の表示ＲＡＭ（Ｖ−ＲＡ
Ｍ（Ｒ））７Ｒと、緑色（Ｇ）の表示ＲＡＭ（Ｖ−ＲＡ
Ｍ（Ｇ））７Ｇはドットイメージで使用するため、文字
等を作成するためのキャラクタ・ジェネレータはこの図
１の中には使われていない。従ってＶ−ＲＡＭ７には直
接にパラレル／シリアル（Ｐ／Ｓ）変換器８が接続され
る。

【００３０】そして、ＬＥＤ表示部９は、内部に表示ド
ット数に一致する横１ラスタ分のシフト・レジスタを持
っており、これを全ラスタ分スキャンさせて全表示画面
を構成するものである。

【００３１】更に、画面コントローラ２は、このＬＥＤ
表示部９のタイミングに合わせてクロック、表示アドレ
ス、ラッチ信号を送り出し、ＬＥＤ表示部９の表示画面
を制御するものである。

【００３２】図２の本実施例のＬＥＤドットマトリクス
表示装置は、図１に示した回路図に於けるＣＰＵ１とデ
コーダ１１、そしてＶ−ＲＡＭ（Ｒ）７Ｒ　、Ｖ−ＲＡ
Ｍ（Ｇ）７Ｇ　の接続だけを抜き出したものに、本実施
例の特徴である多重イネーブル出力器１２を回路構成に
加えたものである。回路構成上、多重イネーブル出力器
１２はＣＰＵ１のＩ／Ｏにマッピングしてある。

【００３３】図３は多重イネーブル出力器１２だけの基
本概念図である。基本原理を以下に示す。多重イネーブ
ル出力器１２には、２本の入力（ＣＳ−Ｖ−ＲＡＭ（Ｒ
）−Ｎ，ＣＳ−Ｖ−ＲＡＭ（Ｇ）−Ｎ）と２本の出力（
ＣＳ−Ｖ−ＲＡＭ（Ｒ）’−Ｎ，ＣＳ−Ｖ−ＲＡＭ（Ｇ
）’−Ｎ）が設けられてる。本実施例の図２及び図３で
はＲとＧとで２本としているが、一般的にはＮ本とする
ことも可能である。多重イネーブル出力器１２は、この
２本の入出力のうち一方だけにスイッチＳＷを設けて、
ある場合はスイッチＳＷを動作させて各々独立の信号と
して出力させたり、またある場合はスイッチＳＷを動作
させて他方の入力を無効にしてその無効になった側の出
力はもう一方の出力と同じ信号を出力することができる
構成となっている。尚、ＣＳ−Ｖ−ＲＡＭ（Ｒ）−Ｎ　
又はＣＳ−Ｖ−ＲＡＭ（Ｇ）−Ｎ　の入力信号は、選択
するＶ−ＲＡＭにＬＥＤデータを書き込みが可能である
指示を与える書き込み可能指示信号である。

【００３４】上記以外の他の多重イネーブル出力器１２
への入力として、スイッチＳＷの切り替えの有無を指示
（多重化表示ＲＡＭへの画像データの同時書き込みを行
うか否かの指示：ＬＥＤデータ書き込み可能状態信号）
する入出力Ｄ０、当該出力器１２への切り替えデータの
書き込みタイミング（ライトストローブ）信号Ｉ／ＯＷ
Ｒ−Ｎ　、現在の切り替え状態を読み込むタイミング（
リードストローブ）信号Ｉ／ＯＲＤ−Ｎ　がある。切り
替えの有無を指示する入出力Ｄ０　はデータ・バスから
与えられ、切り替えデータの書き込みタイミング信号Ｉ
／ＯＷＲ−Ｎ　は、ＣＰＵ１のＩ／Ｏ出力ＩＯＥ−Ｎと
ライトストローブ出力ＷＲ−Ｎの論理積となっており、
切り替えデータの読み込みタイミング信号Ｉ／ＯＲＤ−
Ｎ　は、ＣＰＵ１のＩ／Ｏ出力ＩＯＥ−Ｎとリードスト
ローブ出力ＲＤ−Ｎの論理積となっている。

【００３５】次に、図３の多重イネーブル出力器１２の
動作について説明する。データ・バスからは出力器１２
の切り替えの有無を指示する出力Ｄ０　の１ビットが、
０又は１の信号として多重イネーブル出力器１２に与え
られるようになっている。例えば、出力Ｄ０　が０（Ｌ
ｏｗ）の時には、スイッチＳＷがＢに接続されて、Ｖ−
ＲＡＭ（Ｒ）７Ｒ　を選択する入力信号ＣＳ−Ｖ−ＲＡ
Ｍ（Ｒ）−Ｎ　がそのまま出力信号ＣＳ−Ｖ−ＲＡＭ（
Ｒ）’−Ｎとして出力され、またＶ−ＲＡＭ（Ｇ）７Ｇ
　を選択する入力信号ＣＳ−Ｖ−ＲＡＭ（Ｇ）−Ｎ　が
そのまま出力信号ＣＳ−Ｖ−ＲＡＭ（Ｇ）’−Ｎとして
出力される。またＤ０　が１（Ｈｉｇｈ：書き込み可能
状態信号となる）の時には、スイッチＳＷがＡに接続さ
れてＣＳ−Ｖ−ＲＡＭ（Ｒ）−Ｎ　の入力信号がＣＳ−
Ｖ−ＲＡＭ（Ｒ）’−ＮおよびＣＳ−Ｖ−ＲＡＭ（Ｇ）
’−Ｎの両方に同じ信号として出力される。

【００３６】但し、デコーダ１１により、ＣＳ−Ｖ−Ｒ
ＡＭ（Ｒ）−Ｎ　とＣＳ−Ｖ−ＲＡＭ（Ｇ）−Ｎ　の入
力信号が同時にＬｏｗ（０）の状態で多重イネーブル出
力器１２に入力されることはない。本実施例においては
、Ｖ−ＲＡＭを選択するＣＳ−Ｖ−ＲＡＭ（Ｒ）−Ｎ　
信号又はＣＳ−Ｖ−ＲＡＭ（Ｇ）−Ｎ　信号は、Ｌｏｗ
（０）がＶ−ＲＡＭのＣＳに与えられた時に当該Ｖ−Ｒ
ＡＭを選択し、Ｈｉｇｈ（１）がＶ−ＲＡＭのＣＳに与
えられた時には、当該Ｖ−ＲＡＭを選択しないようにな
っている。

【００３７】結果として出力Ｄ０　が１（Ｈｉｇｈ）の
時、ＣＰＵ１からＶ−ＲＡＭ（Ｒ）７Ｒ　にＬＥＤデー
タを書き込むと、Ｖ−ＲＡＭ（Ｇ）７Ｇ　にも全く同じ
データが書き込まれることになる。これにより、黄色デ
ータを表示することや黄色データを消すことも、赤色単
色もしくは緑色単色の表示や消去とほぼ同じ時間ででき
ることになる。

【００３８】次に、多重イネーブル出力器１２の具体的
構成と動作について、図４の回路図を使って説明する。

【００３９】多重イネーブル出力器１２内部は、Ａ、Ｂ
のＡＮＤ回路とＣのＯＲ回路、ＤのＮＯＴ回路、ＥのＤ
フリップフロップ（Ｄ−ｆｆ）とＦのスリーステートバ
ッファでセレクターを構成している。ＥのＤ−ｆｆに入
力Ｄ０　のビットの１又は０がＤに与えられている状態
で、信号Ｉ／ＯＷＲ−Ｎ　の書き込みタイミングが与え
られると、そのタイミングで入力Ｄ０　のビットをＱに
出力する。

【００４０】Ｑからの出力が、０の場合はＬｏｗ（０）
がＢのＡＮＤ回路とＤのＮＯＴ回路に出力され、ＢのＡ
ＮＤ回路はアクティブになり、ＤのＮＯＴ回路からの出
力は反転されてＨｉｇｈ（１）になるためＡのＡＮＤ回
路はアクティブとはならない。つまり、入力Ｄ０　のビ
ットが０の場合において、入力ＣＳ−Ｖ−ＲＡＭ（Ｒ）
−Ｎの信号がＬｏｗ（０）で入力されると、ＣＳ−Ｖ−
ＲＡＭ（Ｒ）−Ｎ　の信号は、そのまま出力ＣＳ−Ｖ−
ＲＡＭ（Ｒ）’−Ｎの信号としてＬｏｗ（０）で出力さ
れる。

【００４１】また、この時、ＡのＡＮＤ回路からの出力
はＨｉｇｈ（１）となり、ＣＳ−Ｖ−ＲＡＭ（Ｒ）−Ｎ
　信号及びＣＳ−Ｖ−ＲＡＭ（Ｇ）−Ｎ　信号はデコー
ダ１１により同時にＬｏｗ（０）出力されることはない
からＣＳ−Ｖ−ＲＡＭ（Ｇ）−Ｎ　の信号はＨｉｇｈ（
１）でＢのＡＮＤ回路に入力され、ＢのＡＮＤ回路から
の出力はＨｉｇｈ（１）となり、ＣのＯＲ回路への入力
は両方ともＨｉｇｈ（１）となるから、ＣのＯＲ回路か
らの出力ＣＳ−Ｖ−ＲＡＭ（Ｇ）’−Ｎの信号はＨｉｇ
ｈ（１）として出力される。つまり、入力Ｄ０　のビッ
トが０の場合は、入力ＣＳ−Ｖ−ＲＡＭ（Ｒ）−Ｎ　の
信号がＬｏｗ（０）で入力されると、出力ＣＳ−Ｖ−Ｒ
ＡＭ（Ｒ）’−Ｎの信号はＬｏｗ（０）で出力され、入
力ＣＳ−Ｖ−ＲＡＭ（Ｇ）　の信号がＨｉｇｈ（１）で
入力されると、出力ＣＳ−Ｖ−ＲＡＭ（Ｇ）’−Ｎの信
号はＨｉｇｈ（１）で出力される。

【００４２】入力Ｄ０　のビットが０の場合に、入力Ｃ
Ｓ−Ｖ−ＲＡＭ（Ｇ）−Ｎ　の信号がＬｏｗ（０）で入
力され、入力ＣＳ−Ｖ−ＲＡＭ（Ｒ）−Ｎ　の信号がＨ
ｉｇｈ（１）で入力されると、ＡのＡＮＤ回路はアクテ
ィブとはならず、ＡのＡＮＤ回路からの出力はＨｉｇｈ
（１）となり、またＢのＡＮＤ回路はアクティブとなる
ため、ＢのＡＮＤ回路からの出力はＬｏｗ（０）となり
、ＣのＯＲ回路からの出力ＣＳ−Ｖ−ＲＡＭ（Ｇ）’−
Ｎの信号はＬｏｗ（０）として出力され、出力ＣＳ−Ｖ
−ＲＡＭ（Ｒ）’−Ｎの信号はＨｉｇｈ（１）で出力さ
れる。

【００４３】また、ＥのＤ−ｆｆのＱから出力が１（Ｈ
ｉｇｈ）の場合は、Ｈｉｇｈ（１）がＢのＡＮＤ回路と
ＤのＮＯＴ回路に与えられ、ＢのＡＮＤ回路はアクティ
ブにならないが、ＤのＮＯＴ回路からの出力は反転され
てＬｏｗ（０）になるためＡのＡＮＤ回路はアクティブ
になる。つまり、入力Ｄ０　のビットが１の場合におい
て、入力ＣＳ−Ｖ−ＲＡＭ（Ｒ）−Ｎ　の信号がＬｏｗ
（０）で入力されると、ＡのＡＮＤ回路からの出力はＬ
ｏｗ（０）となり、ＢのＡＮＤ回路の出力は、入力ＣＳ
−Ｖ−ＲＡＭ（Ｇ）−Ｎ　の信号のＨｉｇｈ／Ｌｏｗに
かかわらず、Ｈｉｇｈ（１）となるのでＣのＯＲ回路の
出力はＬｏｗ（０）となり、出力ＣＳ−Ｖ−ＲＡＭ（Ｒ
）’−Ｎの信号と出力ＣＳ−Ｖ−ＲＡＭ（Ｇ）’−Ｎの
信号との出力は共にＬｏｗ（０）となる。つまり、入力
Ｄ０　のビットが１の場合は、入力ＣＳ−Ｖ−ＲＡＭ（
Ｒ）−Ｎ　の信号がＬｏｗ（０）で入力されると、入力
ＣＳ−Ｖ−ＲＡＭ（Ｇ）−Ｎ　の信号がＨｉｇｈ（１）
であっても、出力ＣＳ−Ｖ−ＲＡＭ（Ｒ）’−Ｎの信号
と出力ＣＳ−Ｖ−ＲＡＭ（Ｇ）’−Ｎの信号は共にＬｏ
ｗ（０）で出力される。

【００４４】通常若しくはリセット後は図４中の■の部
分の入力がＬｏｗ（０）になっており、ＢのＡＮＤ回路
がアクティブになっている。この状態では入力ＣＳ−Ｖ
−ＲＡＭ（Ｒ）−Ｎ　のＬｏｗ（０）の入力信号は、そ
のまま出力ＣＳ−Ｖ−ＲＡＭ（Ｒ）’−ＮのＬｏｗ（０
）の出力信号となって出力され、入力ＣＳ−Ｖ−ＲＡＭ
（Ｇ）−Ｎ　のＬｏｗ（０）の入力信号も、そのまま出
力ＣＳ−Ｖ−ＲＡＭ（Ｇ）’−ＮのＬｏｗ（０）の出力
信号となって出力される。 この通常状態では、各々の信号は各々のＶ−ＲＡＭ７の
ＣＳ（チップセレクト）に接続されているため、各々の
Ｖ−ＲＡＭは各個独立して普通に動作するものである。

【００４５】そして、黄色の表示をするためにデータを
Ｖ−ＲＡＭ（Ｒ）７ＲとＶ−ＲＡＭ（Ｇ）７Ｇ　に書き
込みたい時は、ＣＰＵ１のＩ／Ｏ出力からＤ０　のビッ
トを１に書き換える。すると、■の部分の入力がＨｉｇ
ｈ（１）になって、ＤのＮＯＴ回路の出力がＬｏｗ（０
）となり、ＡのＡＮＤ回路がアクティブになる。ＡのＡ
ＮＤ回路がアクティブになるとＣＳ−Ｖ−ＲＡＭ（Ｇ）
−Ｎ　の信号の如何に関わらず、ＣＳ−Ｖ−ＲＡＭ（Ｇ
）’−Ｎの信号はＣＳ−Ｖ−ＲＡＭ（Ｒ）’−Ｎの信号
と同一の信号になる。

【００４６】この場合、ＣＳ−Ｖ−ＲＡＭ（Ｇ）’−Ｎ
の信号とＣＳ−Ｖ−ＲＡＭ（Ｒ）’−Ｎの信号の接続先
は各々各個のＶ−ＲＡＭ７であるが、Ｖ−ＲＡＭ（Ｒ）
７Ｒ　に書き込もうとした場合、ＣＳ−Ｖ−ＲＡＭ（Ｇ
）’−Ｎの信号とＣＳ−Ｖ−ＲＡＭ（Ｒ）’−Ｎの信号
とは同じ信号になるため、Ｖ−ＲＡＭ（Ｒ）７Ｒ　とＶ
−ＲＡＭ（Ｇ）７Ｇ　は全く同じ動作でデータの書き込
みを行う。結果として一度にＲ、Ｇ２画面分のデータが
書けたことになり、これでＬＥＤ表示部９には黄色の表
示が為される。

【００４７】また、ＣＰＵ１のＩ／ＯからＤ０　の状態
を読もうとした場合、Ｉ／ＯＲＤ−Ｎ信号がＬｏｗ（０
）となり、Ｆのスリーステートバッファがアクティブと
なり、Ｄ０　から図４中の■の部分の状態を出力さるこ
とで、現在の多重イネーブル出力器１２の状態を監視で
きる。

【００４８】本実施例のＬＥＤドットマトリクス表示装
置及びＬＥＤドットマトリクス表示装置における多重表
示ＲＡＭへのＬＥＤデータの書き込み方式によれば、多
重イネーブル出力器１２に多重化Ｖ−ＲＡＭへの同時Ｌ
ＥＤデータ書き込み可能状態信号（Ｄ０　＝１）が与え
られると、多重イネーブル出力器１２のスイッチＳＷが
切り替わり、一つのＶ−ＲＡＭ（Ｒ）７Ｒ　に与えられ
た書き込み可能指示信号（ＣＳ−Ｖ−ＲＡＭ（Ｒ）−Ｎ
　）を他のＶ−ＲＡＭ（Ｇ）７Ｇ　にＣＳ−Ｖ−ＲＡＭ
（Ｒ）’−Ｎ信号と同じ信号として出力するようになっ
ているので、多重化された表示ＲＡＭへの画像データと
なるドットデータの書き込みに必要な時間は、色の多重
化されてない単色の表示器の表示ＲＡＭへのドットデー
タ書き込み時間とほぼ同じにでき、ＣＰＵ１への負荷は
色の多重化の有無に関わらず常に一定にできるのと、ソ
フトウェア開発の負荷も軽減できる効果がある。

【００４９】

【発明の効果】請求項１記載の発明によれば、複数の多
重化表示ＲＡＭ全体に画像データが書き込まれる場合に
、ＣＰＵから複数の多重化表示ＲＡＭ全体に画像データ
の書き込み可能状態を示す書き込み可能状態信号が与え
られると、スイッチの動作によりデコーダから一つの表
示ＲＡＭに出力された画像データの書き込み可能指示の
書き込み可能指示信号を他の表示ＲＡＭにも出力する出
力器を有するドットマトリクス表示装置としているので
、ドットマトリクス表示器、ランプドットマトリクス表
示器、蛍光管ドットマトリクス表示器等のドットマトリ
クス状に同一場所に２色もしくは２色以上の発光体を配
置した表示器の２色もしくは２色以上分の多重化された
表示ＲＡＭへの画像データの書き込みに必要な時間は色
の多重化されてない単色の表示装置の表示ＲＡＭへの画
像データの書き込み時間とほぼ同じ時間にできるため、
多重化表示ＲＡＭの場合のＣＰＵへの負荷を軽減できる
効果がある。

【００５０】請求項２記載の発明によれば、請求項１記
載のドットマトリクス表示装置において、複数の多重化
表示ＲＡＭ全体に画像データが書き込まれる場合に、Ｃ
ＰＵから複数の多重化表示ＲＡＭ全体に画像データの書
き込み可能状態を示す書き込み可能状態信号が与えられ
、出力器のスイッチが動作して、デコーダから一つの表
示ＲＡＭに出力された画像データの書き込み可能指示の
書き込み可能指示の書き込み可能指示信号を他の表示Ｒ
ＡＭにも出力する多重化表示ＲＡＭへの書き込み方式と
しているので、表示器の２色もしくは２色以上分の多重
化された表示ＲＡＭへの画像データの書き込みに必要な
時間は色の多重化されてない単色の表示装置の表示ＲＡ
Ｍへの画像データの書き込み時間とほぼ同じ時間にでき
るため、多重化表示ＲＡＭの場合のＣＰＵへの負荷を軽
減できる効果がある。

【図面の簡単な説明】

【図１】本発明の一実施例に係るＬＥＤドットマトリク
ス表示装置の回路説明図である。

【図２】図１の特徴部分を抜き出した回路説明図である
。

【図３】本実施例の多重イネーブル出力器の概念図であ
る。

【図４】本実施例の多重イネーブル出力器の具体的回路
図である。

【図５】一般的ＬＥＤドットマトリクス表示装置の回路
説明図である。

【図６】図５のメモリ・マッピング図である。

【図７】２色発光ＬＥＤドットマトリクス表示装置の回
路説明図である。

【図８】図７のメモリ・マッピング図である。

【図９】従来のＬＥＤドットマトリクス表示装置の回路
説明図である。

【図１０】従来のＬＥＤ表示容量とＶ−ＲＡＭの構成関
係図である。

【符号の説明】

１　　ＣＰＵ ２　　画面コントローラ ３　　マルチプレクサ ４　　バス・ドライバ ５　　発振器 ６　　画面コントローラ用分周器 ７　　画面ＲＡＭ ８　　Ｐ／Ｓ変換器 ９　　ＬＥＤ表示部 １０　　伝送用分周器 １１　　デコーダ １２　　多重イネーブル出力器 Ａ　　ＡＮＤ回路 Ｂ　　ＡＮＤ回路 Ｃ　　ＯＲ回路 Ｄ　　ＮＯＴ回路 Ｅ　　Ｄフリップフロップ Ｆ　　スリーステートバッファ

Claims (2)

【特許請求の範囲】
1. 【請求項１】　　画像データが書き込まれる複数の多重
   化表示ＲＡＭと、前記複数の多重化表示ＲＡＭに前記画
   像データを与え、前記複数の多重化表示ＲＡＭのいずれ
   かを選択する選択信号を出力するＣＰＵと、前記複数の
   多重化表示ＲＡＭに接続し、前記選択信号を解読して前
   記複数の多重化表示ＲＡＭの内一つの表示ＲＡＭに前記
   画像データの書き込み可能を指示する書き込み可能指示
   信号を与えるデコーダとを有するドットマトリクス表示
   装置において、前記デコーダと前記複数の多重化表示Ｒ
   ＡＭの間に、前記複数の多重化表示ＲＡＭ全体に前記画
   像データの書き込み可能状態を示す書き込み可能状態信
   号が与えられると、スイッチの切り替えにより一つの表
   示ＲＡＭに与えられた前記画像データの書き込み可能指
   示信号を他の表示ＲＡＭにも供給する出力器を設けたこ
   とを特徴とするドットマトリクス表示装置。
2. 【請求項２】　　請求項１記載のドットマトリクス表示
   装置において、ＣＰＵから複数の多重化表示ＲＡＭ全体
   に画像データの書き込み可能状態を示す書き込み可能状
   態信号が出力器に与えられると前記出力器のスイッチが
   動作し、ＣＰＵから選択信号が出力されてデコーダで解
   読され、前記出力器に前記画像データの書き込み可能指
   示信号が出力されると、一つの表示ＲＡＭに与えられた
   前記画像データの書き込み可能指示信号を他の表示ＲＡ
   Ｍにも供給することを特徴とするドットマトリクス表示
   装置における多重化表示ＲＡＭへの書き込み方式。