JPH0429051B2 - - Google Patents
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- JPH0429051B2 JPH0429051B2 JP56026399A JP2639981A JPH0429051B2 JP H0429051 B2 JPH0429051 B2 JP H0429051B2 JP 56026399 A JP56026399 A JP 56026399A JP 2639981 A JP2639981 A JP 2639981A JP H0429051 B2 JPH0429051 B2 JP H0429051B2
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Landscapes
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- Devices For Indicating Variable Information By Combining Individual Elements (AREA)
Description
【発明の詳細な説明】
本発明は高信頼性、低電圧、低コストの反射型
マトリクス表示パネルに関し、走査電極を、基板
とはPNジヤンクシヨンで分離したシリコン拡散
層で構成し、かつゲート絶縁膜にシリコン熱酸化
膜を利用したことを特徴とするTFTアレーを利
用したものである。
マトリクス表示パネルに関し、走査電極を、基板
とはPNジヤンクシヨンで分離したシリコン拡散
層で構成し、かつゲート絶縁膜にシリコン熱酸化
膜を利用したことを特徴とするTFTアレーを利
用したものである。
多数の文字や図形を表示するためのいわゆるX
−Yマトリクス表示装置においては、クロストー
ク現象が発生して表示のコントラストや鮮明度を
低下させ易い。このクロストークを防止し、或い
は表示速度やコントラストを向上させるために、
トランジスタ、ダイオード、バリスタ等のスイツ
チ素子或いは非直線抵抗素子を各絵素に導入する
ことが試みられており、MOS−FETアレーと透
明電極の間に液晶をはさんだ液晶テレビジヨン或
いはガラス上に形成した薄膜トランジスタ(以下
TFTと略す)アレーと透明電極の間に液晶或い
はエレクトロルミネツセンス層をはさんだ構成の
薄型表示パネル等が報告されている。
−Yマトリクス表示装置においては、クロストー
ク現象が発生して表示のコントラストや鮮明度を
低下させ易い。このクロストークを防止し、或い
は表示速度やコントラストを向上させるために、
トランジスタ、ダイオード、バリスタ等のスイツ
チ素子或いは非直線抵抗素子を各絵素に導入する
ことが試みられており、MOS−FETアレーと透
明電極の間に液晶をはさんだ液晶テレビジヨン或
いはガラス上に形成した薄膜トランジスタ(以下
TFTと略す)アレーと透明電極の間に液晶或い
はエレクトロルミネツセンス層をはさんだ構成の
薄型表示パネル等が報告されている。
いずれも絵素の各々にトランジスタを導入した
ことによつて、比較的低電圧で多数の走査線を有
するマトリクスパネルをクロストークなく表示で
きることが実証された訳であるが現在未だ広く実
用化されるに至らない最大の理由は、MOS−
FETアレーに関してはコストが高くつくこと、
一方TFTアレーに関しては、信頼性、安定性に
欠けることである。MOS−FETアレーが高価に
なつてしまうのは、酸化膜形成、不純物拡散等の
高温プロセスを何回も経なければならず、マスク
枚数も10枚近くを必要とし、必然的に歩溜りも低
下し、プロセスコストが高くなつてしまうためで
ある。
ことによつて、比較的低電圧で多数の走査線を有
するマトリクスパネルをクロストークなく表示で
きることが実証された訳であるが現在未だ広く実
用化されるに至らない最大の理由は、MOS−
FETアレーに関してはコストが高くつくこと、
一方TFTアレーに関しては、信頼性、安定性に
欠けることである。MOS−FETアレーが高価に
なつてしまうのは、酸化膜形成、不純物拡散等の
高温プロセスを何回も経なければならず、マスク
枚数も10枚近くを必要とし、必然的に歩溜りも低
下し、プロセスコストが高くなつてしまうためで
ある。
一方TFTアレーを用いたパネルでは、確かに
大型のパネルを比較的少ないプロセスで、かつさ
ほど高温プロセスを使用することなく形成できる
利点を有するが、なにぶんプロセスならびに材料
面において現在確立されているシリコンLSI技術
に比べて到達された技術は低く、性能、信頼性等
に関してもシリコンLSI技術にくらべてかなり落
ちるのが実状である。TFTの性能、信頼性がい
まひとつのレベルに留つている最大の理由は主と
してTFTを構成しているゲート絶縁膜にあるこ
とが、我々の実験の結果明らかになつた。
大型のパネルを比較的少ないプロセスで、かつさ
ほど高温プロセスを使用することなく形成できる
利点を有するが、なにぶんプロセスならびに材料
面において現在確立されているシリコンLSI技術
に比べて到達された技術は低く、性能、信頼性等
に関してもシリコンLSI技術にくらべてかなり落
ちるのが実状である。TFTの性能、信頼性がい
まひとつのレベルに留つている最大の理由は主と
してTFTを構成しているゲート絶縁膜にあるこ
とが、我々の実験の結果明らかになつた。
TFTの動作原理上はFETに屈するが、FETで
は半導体の性質が重要なことは勿論であるが、同
じく性能、信頼性、歩留り等に決定的な影響を及
ぼすのはゲート絶縁膜の質である。FETのゲー
ト絶縁膜に望ましい特性としては、できるだけ薄
くてかつリーク電流が小さく、絶縁耐力が高く、
可動イオンや電子トラツプの少い、誘電率の大き
なことである。シリコンMOS−FETが今日華々
しく成功をおさめたのは、シリコン表面には熱酸
化により電気的に丈夫で、均等、安定な二酸化シ
リコン膜が形成できることである。しかるに
TFTにおいては、通常安価なガラス基板を用い
るために、熱酸化二酸化シリコン膜をゲート絶縁
膜に使うのは基板の耐熱性の点で不可能であるた
め通常はシリコンを熱酸化するという化学的手法
により形成された絶縁膜は利用できず、スパツ
タ、蒸着等物理手段により堆積された絶縁膜を利
用するのが、普通であつた。このように物理的に
堆積させた膜では、例えば絶縁耐力、リーク電流
等の点で、現在MOSトランジスタに用いられて
いる熱酸化二酸化シリコン膜に比べてはなはだ劣
り、リーク電流を下げようとすると膜厚を厚くせ
ざるを得ず、膜厚を厚くすると、トランスコンダ
クタンス(gm)が低下し、必要なオン/オフ電
流比を得るためのゲート電圧幅が大きくなつてし
まい低電圧化し難いものであつた。
は半導体の性質が重要なことは勿論であるが、同
じく性能、信頼性、歩留り等に決定的な影響を及
ぼすのはゲート絶縁膜の質である。FETのゲー
ト絶縁膜に望ましい特性としては、できるだけ薄
くてかつリーク電流が小さく、絶縁耐力が高く、
可動イオンや電子トラツプの少い、誘電率の大き
なことである。シリコンMOS−FETが今日華々
しく成功をおさめたのは、シリコン表面には熱酸
化により電気的に丈夫で、均等、安定な二酸化シ
リコン膜が形成できることである。しかるに
TFTにおいては、通常安価なガラス基板を用い
るために、熱酸化二酸化シリコン膜をゲート絶縁
膜に使うのは基板の耐熱性の点で不可能であるた
め通常はシリコンを熱酸化するという化学的手法
により形成された絶縁膜は利用できず、スパツ
タ、蒸着等物理手段により堆積された絶縁膜を利
用するのが、普通であつた。このように物理的に
堆積させた膜では、例えば絶縁耐力、リーク電流
等の点で、現在MOSトランジスタに用いられて
いる熱酸化二酸化シリコン膜に比べてはなはだ劣
り、リーク電流を下げようとすると膜厚を厚くせ
ざるを得ず、膜厚を厚くすると、トランスコンダ
クタンス(gm)が低下し、必要なオン/オフ電
流比を得るためのゲート電圧幅が大きくなつてし
まい低電圧化し難いものであつた。
シリコンの熱酸化膜をTFTのゲート絶縁膜に
利用する試みも、例えば、昭和54年秋季応物学会
講演予稿集325〜326頁に述べられているが、いず
れも単素子の特性を評価するために試みられてい
るに過ぎず、同一基板上に多数の素子をマトリク
ス状形成した表示パネルは開発されていないの
が、実状である。
利用する試みも、例えば、昭和54年秋季応物学会
講演予稿集325〜326頁に述べられているが、いず
れも単素子の特性を評価するために試みられてい
るに過ぎず、同一基板上に多数の素子をマトリク
ス状形成した表示パネルは開発されていないの
が、実状である。
以下本発明の一実施例を図面に基づいて説明す
る。第1図はマトリクス表示装置の基本的な回路
構成を示し、各絵素に設けられたTFT1と、蓄
積容量2と、絵素3と、信号線4と、走査線5
と、絵素3の一方の電極を構成する透明共通電極
11を有している。
る。第1図はマトリクス表示装置の基本的な回路
構成を示し、各絵素に設けられたTFT1と、蓄
積容量2と、絵素3と、信号線4と、走査線5
と、絵素3の一方の電極を構成する透明共通電極
11を有している。
走査線5の1つにTFT1のゲートを開くオン
電圧を印加している間に、信号線4に同時(線順
次)に、ないしは順次(点順次)に信号電圧が印
加され、信号電圧がオン電圧であるTFT1は対
応する蓄積容量2を充電し、従つて絵素電極8と
共通電極11の間に電圧が印加されるため絵素3
がオンすることになる。
電圧を印加している間に、信号線4に同時(線順
次)に、ないしは順次(点順次)に信号電圧が印
加され、信号電圧がオン電圧であるTFT1は対
応する蓄積容量2を充電し、従つて絵素電極8と
共通電極11の間に電圧が印加されるため絵素3
がオンすることになる。
第1図の表示パネル構成をプロセス的に以下に
示す。第2図および第3図において、結晶シリコ
ンウエーハ(PないしN型)20に熱酸化膜を形
成し、その後フオトエツチによる熱酸化膜の孔あ
けを行ない、ウエーハ20と反対導電型となる不
純物拡散により、ウエーハ20内に基板とはPN
ジヤンクシヨンで分離された走査線5および
TFTのゲート電極となる拡散層を形成する。第
2図にように走査線5は数10μm〜数100μmの幅
と絵素ピツチに相当する間隔をあけて複数個互い
に平行に配置される。
示す。第2図および第3図において、結晶シリコ
ンウエーハ(PないしN型)20に熱酸化膜を形
成し、その後フオトエツチによる熱酸化膜の孔あ
けを行ない、ウエーハ20と反対導電型となる不
純物拡散により、ウエーハ20内に基板とはPN
ジヤンクシヨンで分離された走査線5および
TFTのゲート電極となる拡散層を形成する。第
2図にように走査線5は数10μm〜数100μmの幅
と絵素ピツチに相当する間隔をあけて複数個互い
に平行に配置される。
次に公知のMOS工程により、基板上一面に熱
酸化二酸化シリコン膜を形成する。酸素、水蒸
気、塩酸等のガスの存在下で基板を700゜〜1000℃
に保つことにより、走査線部および走査線部以外
の領域にも熱酸化二酸化シリコン膜が形成され
る。このようにして形成された二酸化シリコン膜
6の厚みは通常500〜3000Åである。
酸化二酸化シリコン膜を形成する。酸素、水蒸
気、塩酸等のガスの存在下で基板を700゜〜1000℃
に保つことにより、走査線部および走査線部以外
の領域にも熱酸化二酸化シリコン膜が形成され
る。このようにして形成された二酸化シリコン膜
6の厚みは通常500〜3000Åである。
次に基板周辺部において、走査線5の上に形成
されている二酸化シリコン膜6は走査線5に電圧
を印加する端子を設けるためにフオトエツチ等に
より除去される。そしてこの走査線引出し端子部
を除く基板のほぼ全面に半導体層7を設ける。半
導体層7としては、セレン化カドミウム
(CdSe)、硫化カドミウム(CdS)、シリコン等を
蒸着、スパツタないしスプレー法等により設けて
もよく、またシラン(SiH4)を含むガスをグロ
ー放電分解するいわゆるプラズマCVD法により、
水素ないしフツ素を含むアモルフアスシリコン膜
を堆積してもよい。半導体特性に優れたアモルフ
アスシリコン膜は、シリコンをターゲツトとし、
シラン、水素等を微量含むアルゴンガス中でリア
クテイブスパツタ法で設けてもよい。
されている二酸化シリコン膜6は走査線5に電圧
を印加する端子を設けるためにフオトエツチ等に
より除去される。そしてこの走査線引出し端子部
を除く基板のほぼ全面に半導体層7を設ける。半
導体層7としては、セレン化カドミウム
(CdSe)、硫化カドミウム(CdS)、シリコン等を
蒸着、スパツタないしスプレー法等により設けて
もよく、またシラン(SiH4)を含むガスをグロ
ー放電分解するいわゆるプラズマCVD法により、
水素ないしフツ素を含むアモルフアスシリコン膜
を堆積してもよい。半導体特性に優れたアモルフ
アスシリコン膜は、シリコンをターゲツトとし、
シラン、水素等を微量含むアルゴンガス中でリア
クテイブスパツタ法で設けてもよい。
次に上記半導体層7の上に蒸着、スパツタ等に
よりアルミ、クロム等の金属より成る絵素電極8
および前記走査線5とは直交するように配置され
た複数の信号線4或いは図示していないが走査線
引出し端子を形成する。
よりアルミ、クロム等の金属より成る絵素電極8
および前記走査線5とは直交するように配置され
た複数の信号線4或いは図示していないが走査線
引出し端子を形成する。
以上のようにして、信号線4、絵素電極8と対
向し、半導体層7、絶縁層となる二酸化シリコン
膜6を隔てて走査線5が位置する領域に第2図に
示す如くTFT1が形成され、この領域の走査線
5は同時にゲート電極として働くことになり、
TFTアレーを有するTFTアレー基板100が構
成される。絵素電極8と基板20で形成される容
量は蓄積容量2として働らく。
向し、半導体層7、絶縁層となる二酸化シリコン
膜6を隔てて走査線5が位置する領域に第2図に
示す如くTFT1が形成され、この領域の走査線
5は同時にゲート電極として働くことになり、
TFTアレーを有するTFTアレー基板100が構
成される。絵素電極8と基板20で形成される容
量は蓄積容量2として働らく。
前記TFTアレー基板100の信号線4、絵素
電極8側と、ガラス等の透明基板10の上に設け
られた酸化インジユウム、酸化スズ等の透明共通
電極11とを対向させて配置し、その間に表示媒
体9をはさむことによつて本発明の反射型マトリ
クス表示パネルが構成される。
電極8側と、ガラス等の透明基板10の上に設け
られた酸化インジユウム、酸化スズ等の透明共通
電極11とを対向させて配置し、その間に表示媒
体9をはさむことによつて本発明の反射型マトリ
クス表示パネルが構成される。
表示パネルに使用する表示媒体としては、イオ
ンをドープした誘電異方性が負のネマチツク液晶
(DSM)、コレステリツクネマチツク相転移型液
晶、主成分がネマチツク液晶でこれに二色性色素
を溶解したGH液晶、着色分散媒中にこれとは色
の異なる電気泳動性顔料を分散した電気泳動表示
用分散系等が適する。液晶をはさむ場合は、使用
する液晶およびモードに応じて透明共通電極11
或いは絵素電極8は、液晶分子が望ましい配向を
とるようにあらかじめ分子配向処理をして使用さ
れる。
ンをドープした誘電異方性が負のネマチツク液晶
(DSM)、コレステリツクネマチツク相転移型液
晶、主成分がネマチツク液晶でこれに二色性色素
を溶解したGH液晶、着色分散媒中にこれとは色
の異なる電気泳動性顔料を分散した電気泳動表示
用分散系等が適する。液晶をはさむ場合は、使用
する液晶およびモードに応じて透明共通電極11
或いは絵素電極8は、液晶分子が望ましい配向を
とるようにあらかじめ分子配向処理をして使用さ
れる。
パネルを駆動するために、走査線5に加える信
号は勿論基板と走査線5により構成されたPNジ
ヤンクシヨンが逆バイパスとなる向きに印加され
る。すなわち、基板がP型、走査線5がN型であ
れば、走査パネルは基板に対して正パネルであ
る。
号は勿論基板と走査線5により構成されたPNジ
ヤンクシヨンが逆バイパスとなる向きに印加され
る。すなわち、基板がP型、走査線5がN型であ
れば、走査パネルは基板に対して正パネルであ
る。
TFTがnチヤンネル、pチヤンネルおよび絵
素を直流駆動するか、交流駆動するかに応じて信
号電圧、共通電極の電位が選択使用されるべきで
ある。
素を直流駆動するか、交流駆動するかに応じて信
号電圧、共通電極の電位が選択使用されるべきで
ある。
上記例では半導体層7が直接表示媒体9に接す
ることになるが、半導体層7と表示媒体9が直接
接することにより、半導体層7ないし表示媒体9
の特性が劣化する恐れのある場合には、半導体層
7ないしTFTのチヤンネル部に無機ないし有機
の不活性な絶縁性保護膜を設けてやる必要があ
る。
ることになるが、半導体層7と表示媒体9が直接
接することにより、半導体層7ないし表示媒体9
の特性が劣化する恐れのある場合には、半導体層
7ないしTFTのチヤンネル部に無機ないし有機
の不活性な絶縁性保護膜を設けてやる必要があ
る。
一方、上の説明では、半導体層7は基板のほぼ
全面に設けられると考えた。この場合第2図にお
いて、絵素電極8と信号電極4、或は隣り合う絵
素電極8どうしの間に、半導体層7を通して電流
のリークパスが発生し、半導体の抵抗が低い場
合、クロストークを生じて好ましくない。これを
防ぐためには、半導体層7は全面に構成するので
はなく、例えば、第2図の一点鎖線で示すように
個々の絵素ごとにパタン化して設けることが望ま
しい。また半導体層をパタン化した場合、絵素電
極と基板間は熱酸化二酸化シリコン膜のみを隔て
て対向するからより望ましい蓄積容量として働ら
く。
全面に設けられると考えた。この場合第2図にお
いて、絵素電極8と信号電極4、或は隣り合う絵
素電極8どうしの間に、半導体層7を通して電流
のリークパスが発生し、半導体の抵抗が低い場
合、クロストークを生じて好ましくない。これを
防ぐためには、半導体層7は全面に構成するので
はなく、例えば、第2図の一点鎖線で示すように
個々の絵素ごとにパタン化して設けることが望ま
しい。また半導体層をパタン化した場合、絵素電
極と基板間は熱酸化二酸化シリコン膜のみを隔て
て対向するからより望ましい蓄積容量として働ら
く。
また一方、半導体層の光導電性が大で、表示媒
体が透明性の場合には、表示パネルに照明光が照
射されると、絵素ないし蓄積容量に蓄積した電荷
が半導体層を通して放電してしまう場合がある。
このような場合には、半導体層が直接光の照射を
うけるのを避けるために、半導体層上に直接或い
はこれに対応する透明電極上に遮光層を設けてや
る必要がある。TFTのチヤンネル部を光の照射
から避ける第2の方法しては、第2図のアレー上
にさらにポリイミド樹脂等の絶縁層を設け、絵素
電極上のポリイミド樹脂膜にフオトエツチにより
微細な孔を設けておき、この上からTFTを覆い
かくすように第2の不透明な絵素電極を蒸着、ス
パツタ等で設ければ、第2の絵素電極とはじめの
絵素電極は絶縁層の小孔を介して接続され表示に
関与する実際の絵素電極は第2の絵素電極とな
り、TFTを遮光すると同時に有効絵素面積の拡
大をはかれる利点を生じる。
体が透明性の場合には、表示パネルに照明光が照
射されると、絵素ないし蓄積容量に蓄積した電荷
が半導体層を通して放電してしまう場合がある。
このような場合には、半導体層が直接光の照射を
うけるのを避けるために、半導体層上に直接或い
はこれに対応する透明電極上に遮光層を設けてや
る必要がある。TFTのチヤンネル部を光の照射
から避ける第2の方法しては、第2図のアレー上
にさらにポリイミド樹脂等の絶縁層を設け、絵素
電極上のポリイミド樹脂膜にフオトエツチにより
微細な孔を設けておき、この上からTFTを覆い
かくすように第2の不透明な絵素電極を蒸着、ス
パツタ等で設ければ、第2の絵素電極とはじめの
絵素電極は絶縁層の小孔を介して接続され表示に
関与する実際の絵素電極は第2の絵素電極とな
り、TFTを遮光すると同時に有効絵素面積の拡
大をはかれる利点を生じる。
以上本発明の反射型マトリクス表示装置は、パ
ネル構造上種々の変化が考えられ、使用する半導
体層、表示媒体の特性に応じて最適の構成を選ぶ
べきであるが、いずれにしてもその要点はパネル
の裏面基板に結晶シリコンウエーハを用い、走査
電極およびゲート電極はウエーハ内に基板とは
PNジヤンクシヨンで分離されるように形成され
た拡散層よりなり、基板および拡散層表面はゲー
ト絶縁層およびクロスオーバ絶縁層となる熱酸化
二酸化シリコン膜で覆われており、さらにその上
に絵素電極および上記走査電極とは直交するよう
に配置された複数の信号電極が設けられ、これら
で構成されたTFTアレーを裏基板に用い、これ
と透明電極間に表示媒体がはさまれた構成の表示
パネルであり、このような表示パネルは結晶シリ
コンウエーハを基材に使用しているために大型の
ものには不向きという欠点はあるが、従来の
MOS−FETアレーを用いたものに比べて、工程
および構成が極めて単純であるため、より低コス
ト化を達成できるとともに、シリコン以外の半導
体層が任意に使用できるというメリツトを有す
る。一方通常のガラス基板上に設けたTFTアレ
ーを用いたものに比べて、ゲート絶縁層或いは蓄
積容量となる誘電体層が熱酸化二酸化シリコン膜
で構成されているために、物理的堆積膜に比較し
て薄くても、絶縁耐力、耐リーク性に優れ、高信
頼性、低電圧駆動のTFTアレーとなる利点を有
し、実用上、コスト、パフオーマンスに優れた表
示装置となるものである。
ネル構造上種々の変化が考えられ、使用する半導
体層、表示媒体の特性に応じて最適の構成を選ぶ
べきであるが、いずれにしてもその要点はパネル
の裏面基板に結晶シリコンウエーハを用い、走査
電極およびゲート電極はウエーハ内に基板とは
PNジヤンクシヨンで分離されるように形成され
た拡散層よりなり、基板および拡散層表面はゲー
ト絶縁層およびクロスオーバ絶縁層となる熱酸化
二酸化シリコン膜で覆われており、さらにその上
に絵素電極および上記走査電極とは直交するよう
に配置された複数の信号電極が設けられ、これら
で構成されたTFTアレーを裏基板に用い、これ
と透明電極間に表示媒体がはさまれた構成の表示
パネルであり、このような表示パネルは結晶シリ
コンウエーハを基材に使用しているために大型の
ものには不向きという欠点はあるが、従来の
MOS−FETアレーを用いたものに比べて、工程
および構成が極めて単純であるため、より低コス
ト化を達成できるとともに、シリコン以外の半導
体層が任意に使用できるというメリツトを有す
る。一方通常のガラス基板上に設けたTFTアレ
ーを用いたものに比べて、ゲート絶縁層或いは蓄
積容量となる誘電体層が熱酸化二酸化シリコン膜
で構成されているために、物理的堆積膜に比較し
て薄くても、絶縁耐力、耐リーク性に優れ、高信
頼性、低電圧駆動のTFTアレーとなる利点を有
し、実用上、コスト、パフオーマンスに優れた表
示装置となるものである。
第1図は本発明の表示パネルの等価回路図、第
2図は本発明のTFTアレーの一実施例を示す正
面部分拡大図、第3図は第2図におけるA−A断
面図である。 1…TFT、2…蓄積容量、3…絵素、4…信
号線(信号電極)、5…走査線(走査電極)、6…
熱酸化二酸化シリコン膜、7…半導体層、8…絵
素電極、9…表示媒体、10…ガラス基板、11
…透明共通電極、20…結晶シリコンウエーハ、
100…TFTアレー基板。
2図は本発明のTFTアレーの一実施例を示す正
面部分拡大図、第3図は第2図におけるA−A断
面図である。 1…TFT、2…蓄積容量、3…絵素、4…信
号線(信号電極)、5…走査線(走査電極)、6…
熱酸化二酸化シリコン膜、7…半導体層、8…絵
素電極、9…表示媒体、10…ガラス基板、11
…透明共通電極、20…結晶シリコンウエーハ、
100…TFTアレー基板。
Claims (1)
- 【特許請求の範囲】 1 結晶シリコン基板内に、これとはPNジヤン
クシヨンを形成するように不純物を拡散して分離
した走査電極を、ゲート電極部を有せしめかつ互
いに平行に配置して設け、上記結晶シリコン基板
の周辺部を除くほぼ全面に熱酸化法で設けられた
二酸化シリコン膜を有し、その上に半導体層を設
け、さらにその上に絵素電極および上記走査電極
とは直交するように配置された複数の信号電極を
設け、これらで薄膜トランジスタアレー基板を構
成し、該薄膜トランジスタアレー基板と、前面電
極となる透明電極との間に表示媒体をはさみ込ん
だことを特徴とする反射型マトリクス表示装置。 2 半導体層はセレン化カドミウムであることを
特徴とする特許請求の範囲第1項記載の反射型マ
トリクス表示装置。 3 半導体層はアモルフアスシリコンであること
を特徴とする特許請求の範囲第1項記載の反射型
マトリクス表示装置。 4 表示媒体は電気泳動表示用分散系であること
を特徴とする特許請求の範囲第1項記載の反射型
マトリクス表示装置。 5 表示媒体は主成分がネマチツク液晶でこれに
二色性色素を溶解したゲストホスト型液晶である
ことを特徴とする特許請求の範囲第1項記載の反
射型マトリクス表示装置。 6 表示媒体は主成分がコレステリツクネマチツ
ク相転移型液晶であることを特徴とする特許請求
の範囲第1項記載の反射型マトリクス表示装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP56026399A JPS57139787A (en) | 1981-02-24 | 1981-02-24 | Reflection type matrix display device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP56026399A JPS57139787A (en) | 1981-02-24 | 1981-02-24 | Reflection type matrix display device |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS57139787A JPS57139787A (en) | 1982-08-28 |
JPH0429051B2 true JPH0429051B2 (ja) | 1992-05-15 |
Family
ID=12192472
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP56026399A Granted JPS57139787A (en) | 1981-02-24 | 1981-02-24 | Reflection type matrix display device |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS57139787A (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH02165123A (ja) * | 1988-12-20 | 1990-06-26 | Matsushita Electric Ind Co Ltd | 反射型液晶表示デバイス |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS503787A (ja) * | 1973-05-16 | 1975-01-16 | ||
JPS5017599A (ja) * | 1973-05-07 | 1975-02-24 | ||
JPS55132071A (en) * | 1979-03-31 | 1980-10-14 | Toshiba Corp | Manufacture of mos semiconductor device |
-
1981
- 1981-02-24 JP JP56026399A patent/JPS57139787A/ja active Granted
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5017599A (ja) * | 1973-05-07 | 1975-02-24 | ||
JPS503787A (ja) * | 1973-05-16 | 1975-01-16 | ||
JPS55132071A (en) * | 1979-03-31 | 1980-10-14 | Toshiba Corp | Manufacture of mos semiconductor device |
Also Published As
Publication number | Publication date |
---|---|
JPS57139787A (en) | 1982-08-28 |
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