JPH04290315A - ビタビアルゴリズム処理装置 - Google Patents

ビタビアルゴリズム処理装置

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JPH04290315A
JPH04290315A JP3300819A JP30081991A JPH04290315A JP H04290315 A JPH04290315 A JP H04290315A JP 3300819 A JP3300819 A JP 3300819A JP 30081991 A JP30081991 A JP 30081991A JP H04290315 A JPH04290315 A JP H04290315A
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リデイ・デペルバン
Luc Dartois
リユツク・ダルトワ
Emmanuel Rousseau
エマニユエル・ルソ
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    • H03M13/4107—Sequence estimation, i.e. using statistical methods for the reconstruction of the original codes using the Viterbi algorithm or Viterbi processors implementing add, compare, select [ACS] operations
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    • H04L1/004—Arrangements for detecting or preventing errors in the information received by using forward error control
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  • Error Detection And Correction (AREA)
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  • Non-Silver Salt Photosensitive Materials And Non-Silver Salt Photography (AREA)
  • Photoreceptors In Electrophotography (AREA)
  • Communication Control (AREA)
  • Compression Of Band Width Or Redundancy In Fax (AREA)
  • Detection And Correction Of Errors (AREA)
  • Electrotherapy Devices (AREA)
  • Ultra Sonic Daignosis Equipment (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】
【０００１】本発明は、プロセッサを含み特にビタビア
ルゴリズム処理を実行するように設計された装置に係る
。
【０００２】信号のディジタル処理において公知のビタ
ビアルゴリズムは、ディジタルシーケンスのビットの値
が推定されるいくつかの分野で使用されている。これら
の分野として特に、畳込み復号及びディジタル復調の等
化がある。
【０００３】このアルゴリズムは、汎用型ディジタル信
号処理プロセッサによって使用され得る。かかるプロセ
ッサは、特にこのアルゴリズム処理用には設計されてい
ないので、このアルゴリズム処理のために、極めて多数
の命令が必要である。従って、実行すべき命令の数に伴
って処理時間が延長される。
【０００４】更に、信号処理回路では一般に、補助的処
理の実行が必要である。
【０００５】第１の解決方法では、信号処理プロセッサ
に、ビタビアルゴリズム処理及び補助的処理を実行し得
るパワーを与える。かかるパワーを備えたプロセッサは
、たとえ得られたとしても極めて高価であろう。
【０００６】第２の解決方法では、ビタビアルゴリズム
処理を専用素子に任せる。例えばＦＵＪＩＴＳＵによっ
てＭＢ　　８６６２０として市販されているビタビプロ
セッサを用いる。この場合、信号処理回路は少なくとも
２つの素子を必要とし、従って、その寸法が大きくなり
価格も高くなる。更に、いくつかの用途で不可欠な小型
化に適さない。
【０００７】従って本発明の目的は、特にビタビアルゴ
リズム処理用に設計された装置を提供することである。 本発明装置では、専用素子を全く使用せず、ビタビアル
ゴリズム処理に要するパワーが小さい汎用型信号プロセ
ッサを使用する。本発明装置はまた、単一素子に集積さ
れるように設計されている。
【０００８】本発明装置は、プロセッサを含んでおり、
ビタビアルゴリズム処理用に設計されている。このアル
ゴリズムは、値ｎ＋１の拘束長さとビットシーケンスに
対応付けされたその２ｎ個の状態とによって定義される
。処理の目的は、初期シーケンスに対する伝送オペレー
ションの実行によって得られた伝送されたシーケンスか
ら、ビットｂ（ｉ）の初期シーケンスを推定することで
ある。装置は更に、ｒ＞ｎのときの状態Ｅｊのランクｒ
の最大メトリックＭｅｔｒ（Ｅｊ）を設定し、該メトリ
ックに対応するシーケンスの（ｒ−ｎ）番目のビットを
状態Ｅ２ｋ及びＥ２ｋ＋１のランクｒ−１の最大メトリ
ックＭｅｔｒ−１（Ｅ２ｋ）及びＭｅｔｒ−１（Ｅ２ｋ
＋１）から成る入力値から設定し、前記状態Ｅ２ｋ、Ｅ
２ｋ＋１に関して、これらの状態に対応付けされたシー
ケンスのｒ番目のビットが例えばＰｒ（ｂ（ｒ）＝Ｏ／
Ｅ２ｋ）及びＰｒ（ｂ（ｒ）＝Ｏ／Ｅ２ｋ＋１）〔但し
、ｊ＜２ｎ−１のときはｋ＝２ｊ、ｊ≧２ｎ−１のとき
はｋ＝２（ｊ−２ｎ−１）〕で示される所定の値をとり
、従って、Ｍｅｔｒ（Ｅｊ）が２つの式、即ち、第１の
式Ｍｅｔｒ−１（Ｅ２ｋ）＋Ｐｒ（ｂ（ｒ）＝Ｏ／Ｅ２
ｋ）及び第２の式Ｍｅｔｒ−１（Ｅ２ｋ＋１）＋Ｐｒ（
ｂ（ｒ）＝Ｏ／Ｅ２ｋ＋１）のうちの大きい方の値をと
るような条件付き確率を設定するオペレータを含む。
【０００９】従ってオペレータは、多数のオペレーショ
ンを行うプロセッサからいくつかのオペレーションを免
除させる。
【００１０】更に、プロセッサを含むビタビアルゴリズ
ム処理装置において、オペレータは、ｊ＜２ｎ−１のと
きに入力値から、状態Ｅｊのランクｒの最大メトリック
Ｍｅｔｒ（Ｅｊ）及び対応する（ｒ−ｎ）番目のビット
だけでなく、状態Ｅｊ＋ａのランクｒの最大メトリック
Ｍｅｔｒ（Ｅｊ＋ａ）〔ａは２ｎ−１〕及び対応する（
ｒ−ｎ）ビットを設定し、Ｍｅｔｒ（Ｅｊ＋ａ）が２つ
の式、即ち第１の式Ｍｅｔｒ−１（Ｅ２ｊ）−Ｐｒ（ｂ
（ｒ）＝Ｏ／Ｅ２ｊ）及び第２の式Ｍｅｔｒ−１（Ｅ２
ｊ＋１）−Ｐｒ（ｂ（ｒ）＝Ｏ／Ｅ２ｊ＋１）のうちの
大きい方の値をとるように設定するオペレータを含む。
【００１１】プロセッサを含むビタビアルゴリズム処理
装置の第１の実施態様においては、オペレータが少なく
とも１つのデータバス及び１つの制御バスを介してプロ
セッサに接続されている。オペレータは４つの入力レジ
スタを含み、各レジスタの入力はデータバスの１つに接
続されており、第１レジスタはＭｅｔｒ−１（Ｅ２ｊ）
の値を受容し、第２レジスタはＰｒ（ｂ（ｉ）＝Ｏ／Ｅ
２ｊ）の値を受容し、第３レジスタはＭｅｔｒ−１（Ｅ
２ｊ＋１）の値を受容し、第４レジスタはＰｒ（ｂ（ｉ
）＝Ｏ／Ｅ２ｊ＋１）の値を受容する。オペレータはま
た、第１及び第２の計算回路を含み、各回路は、制御信
号に応じて最初の２つの入力レジスタ及び最後の２つの
入力レジスタの内容の和または差の値を第１及び第２の
結果として夫々生成する。 オペレータはまた、第１の結果が第２の結果よりも小さ
いときに値１、逆の場合に値０の出力信号を送出する比
較器と、比較器によって制御されており値が大きいほう
の結果を出力信号として発生するマルチプレクサを含む
。オペレータは更に、３つの出力レジスタを含み、各レ
ジスタの出力はデータバスの１つに接続され、第１及び
第２レジスタはマルチプレクサの出力信号を受信し、値
Ｍｅｔｒ（Ｅｊ）及びＭｅｔｒ（Ｅｊ＋ａ）を夫々記憶
し、第３レジスタは上記メトリックに対応するシーケン
スの（ｒ−ｎ）番目のビットから成る比較器の出力信号
を受信する。オペレータは更に、制御バスにプロセッサ
によってアドレスされた情報の関数として種々の素子を
制御する制御モジュールを含む。
【００１２】プロセッサを含むビタビアルゴリズム処理
装置においては更に、第３出力レジスタが２ｎ個の最大
メトリックに対応するすべてのシーケンスの（ｒ−ｎ）
番目のビットを所定のランクに記憶するように設計され
ている。
【００１３】プロセッサを含むビタビアルゴリズム処理
装置においては更に、該プロセッサが２つのデータバス
を含み、第１及び第３の入力レジスタの入力が第１デー
タバスに接続され、第２及び第４の入力レジスタの入力
が第２データバスに接続され、第１及び第２の出力レジ
スタの出力が異なるデータバスに夫々接続されている。
【００１４】好ましくは、プロセッサを含むビタビアル
ゴリズム処理装置において、オペレータは、状態Ｅ２ｋ
及びＥ２ｋ＋１に関して、これらの状態に対応付けされ
たシーケンスのｒ番目のビットが、ｒ番目のビットに結
合された伝送シーケンスのビット重みと状態Ｅ２ｋ、Ｅ
２ｋ＋１に対応付けされた数ｋと伝送オペレーションを
定義する関係との関数として決められた所定の状態をも
つような条件付き確率を設定する補助的手段を含む。
【００１５】従って、オペレータに含まれる素子の数は
増えるかも知れないが、プロセッサのいくつかの計算が
免除され、従って処理に要する時間が更に短縮される。
【００１６】プロセッサを含むビタビアルゴリズム処理
装置の第２の実施態様においては、オペレータが少なく
とも１つのデータバス及び制御バスを介してプロセッサ
に接続されている。オペレータは、データバスの１つに
接続された入力を夫々有し且つ重みの１つを夫々記憶す
る転送レジスタと、転送レジスタの出力に接続され、１
つの状態を識別する値ｊにアクセスを有し、条件付き確
率を生成するために伝送オペレーションを定義する関係
を設定するワイヤード算術演算ユニットとを含む。オペ
レータは４つの入力レジスタを含み、データバスの１つ
に接続された入力を有する第１の入力レジスタは、値Ｍ
ｅｔｒ−１（Ｅ２ｊ）を受容し、第２レジスタは算術演
算装置から供給された値Ｐｒ（ｂ（ｒ）＝Ｏ／Ｅ２ｊ）
を記憶し、データバスの１つに接続された入力を有する
第３レジスタは値Ｍｅｔｒ−１（Ｅ２ｊ＋１）を受容し
、第４レジスタは算術演算装置から供給された値Ｐｒ（
ｂ（ｒ）＝Ｏ／Ｅ２ｊ＋１）を記憶する。オペレータは
また、第１及び第２の計算回路を含み、これらの回路は
夫々、制御信号に応じて、最初の２つの入力レジスタ及
び最後の２つの入力レジスタの内容の和または差の値を
第１及び第２の結果として生成する。オペレータは、第
１の結果が第２の結果よりも小さいときに値１、逆の場
合に値０の出力信号を送出する比較器と、比較器によっ
て制御され大きいほうの値を有する結果を出力信号とし
て生成するマルチプレクサとを含む。オペレータは更に
３つの出力レジスタを含み、その出力の各々はデータバ
スの１つに接続され、第１及び第２の出力レジスタは、
マルチプレクサの出力信号を受信し、値Ｍｅｔｒ（Ｅｊ
）及びＭｅｔｒ（Ｅｊ＋ａ）をそれぞれ記憶し、第３出
力レジスタはこれらのメトリックに対応するシーケンス
の（ｒ−ｎ）番目のビットから成る比較器の出力信号を
受信する。オペレータは、制御バスにプロセッサによっ
てアドレスされた情報の関数として種々の素子を制御す
る制御モジュールを含む。
【００１７】更に、プロセッサを含むビタビアルゴリズ
ム処理装置において、第３出力レジスタは、２ｎ個の最
大メトリックに対応するすべてのシーケンスの（ｒ−ｎ
）番目のビットを所定のランクに記憶するように設計さ
れている。
【００１８】プロセッサを含むビタビアルゴリズム処理
装置においては更に、プロセッサが２つのデータバスを
含み、転送レジスタの入力が第１及び第２のデータバス
に分配されており、第１及び第３の入力レジスタの入力
の各々が異なるデータバスに接続され、第１及び第２の
出力レジスタの出力の各々が異なるデータバスに接続さ
れている。
【００１９】いずれの実施態様を採用するかにかかわり
なく、プロセッサを含むビタビアルゴリズム処理装置に
おいて、オペレータのいくつかの素子はプロセッサに組
み込まれてもよい。
【００２０】プロセッサを含むビタビアルゴリズム処理
装置の第１の用途では、伝送オペレーションが畳込み符
号化であり、伝送されたシーケンスの復号が実行される
。
【００２１】プロセッサを含むビタビアルゴリズム処理
装置の第２の用途では、伝送オペレーションが伝送され
たシーケンスへのインターシンボル干渉の導入であり、
該シーケンスの等化が実行される。
【００２２】添付図面に示す非限定実施例に基づく以下
の詳細な記載より本発明の種々の特徴及び利点がより十
分に理解されよう。
【００２３】２つの図に共通の素子を同じ参照符号で示
す。
【００２４】ビタビアルゴリズムは、伝送されたシーケ
ンスから初期シーケンスを推定する問題に解決を与える
。伝送されたシーケンスは、伝送媒体、符号化または既
知の結果を与える別の任意の手段による初期シーケンス
の修飾後に得られたものである。これらの修飾を伝送オ
ペレーションという汎用用語で表現する。各初期シーケ
ンスの推定は、伝送されたシーケンスが当該初期シーケ
ンスから生成された確率を計算することによって行なう
。最大確率を有するシーケンスを初期シーケンスの解と
する。
【００２５】本発明の目的となる大きさ（ｇｒａｎｄｅ
ｕｒ）を導入するためのビタビアルゴリズムを以下に説
明する。
【００２６】入力される大きさは：長さＬｔの伝送され
たシーケンスを特性付けるＬｔ個の確率の集合；これら
の確率の各々が伝送されたシーケンスＢＴ（ｉ）〔ｉは
１〜Ｌｔのすべての値〕の１ビットの値を特性付ける；
及び、伝送オペレーションが行なわれる環境を特性付け
るパラメータ；である。
【００２７】このアルゴリズムにおいては概して、計算
を標準化するために重み付けの概念を使用する。重みは
、１ビットの値の確率の関数として式：
【００２８】
【数１】
【００２９】によって定義される。
【００３０】従って、伝送されたシーケンスのビットの
値のＬｔ個の確率に対応するＬｔ個の重みのシーケンス
が入力に得られると考えられる。これらの重みの各々は
、ｐｏｎｄｍａｘと−ｐｏｎｄｍａｘとの間で変動し得
る。伝送オペレーションが行なわれる環境を特性付ける
パラメータは、初期シーケンスのビットと伝送されたシ
ーケンスのビットとの間に存在する関係、即ち、伝送に
よって導入される不測の冗長性を定義し得る。従って、
伝送されるシーケンスの長さＬｔは式Ｌｔ＝Ｌ．Ｔ〔Ｌ
は初期シーケンスの長さ、Ｔは冗長度のオーダ〕を満た
すと考えられる。
【００３１】より詳細には、これらのパラメータは、伝
送されたシーケンスのビットＢＴ（ｉ）とその元になる
初期シーケンスのｎ＋１個のビットｂ（ｉ）との間の関
係を定義する。従って、式：
【００３２】
【数２】
【００３３】によって示されるＴ個の関係が存在する。
【００３４】例えば、比１／Ｔの畳み込み符号化はオー
ダＴの冗長性を導入し、伝送されたビットと伝送すべき
ビットとの間にＴ個の関係を記述する。
【００３５】インターシンボル干渉の付いたチャネルで
ディジタル信号を伝送すると、冗長性が導入されず、１
つの関係だけが定義される（Ｔ＝１、従ってＬｔ＝Ｌ）
。 　　入力される大きさは、ビタビアルゴリズムの出力に
、伝送されたシーケンスに対応する初期シーケンスであ
るという信憑性が最も高いＬビットのシーケンスを与え
る。
【００３６】最大信憑性の法則を直接使用する場合、長
さＬのシーケンスに対して、可能な２Ｌ個のシーケンス
の２Ｌ個の確率の計算が必要であり、大きさＬのオーダ
からみてこれらの計算にはかなりの時間を要するであろ
う。ビタビアルゴリズムは、確率計算の数をかなり減ら
すことによって問題を解決し得る。シーケンスの信憑性
の確率を計算するために、伝送された各ビットと該ビッ
トに対応するｎ＋１個の伝送すべきビットとをつなぐ関
係を考察し、最大確率を有するシーケンスの（１ビット
ずつの）プログレッシブな推定を行うので、計算回数を
減らすことができる。
【００３７】これらのＴ個の関係から、先行ｎビット及
び伝送されたビットの重みを認識し、初期シーケンスの
ビットｂ（ｉ）が２進記号Ｘに等しくなる確率のＴ個の
式を記述するＴ個の新しい関係を定義する。
【００３８】
【数３】
【００３９】関数Ｆｍから関数Ｇｍ（ｍ＝１〜Ｔ）への
移行の普遍的記述は難しい。何故なら、これらの関係は
伝送オペレーションにのみ依存するからである。しかし
ながら、関数Ｆｍ及び伝送されたビットの重みが認識で
きれば必然的に関数Ｇｍも認識できる。
【００４０】具体的な例で以下に説明する。
【００４１】関数Ｇｍは、式：
【００４２】
【数４】
【００４３】を満たすｂ（ｉ）の値の確率の式を定義す
る。
【００４４】従って、ｂ（ｉ）の値の総確率は、式：
【
００４５】
【数５】
【００４６】によって定義される。
【００４７】従ってこの式は、ｂ（ｉ）に先行するｎビ
ットを認識することによって得られるｂ（ｉ）の値の条
件付き確率に対応し、Ｐｒ（ｂ（ｉ）＝Ｘ／ｎ）で示さ
れる。
【００４８】次に、Ｌ個の２進記号Ｘｉから形成された
推定すべきシーケンスのメトリックを式：
【００４９】
【数６】
【００５０】によって定義する。
【００５１】−初期シーケンスの最初のｎ個のビットに
対して：これらのビットは長さｎの推定すべきシーケン
スのディジタルサブシーケンスを形成する。可能な２ｎ
個のシーケンスの２ｎ個のメトリックを式（１）に従っ
て計算する。
【００５２】−その直後の１ビットに対して：２ｎ＋１
個のシーケンスが存在し得る。先行メトリックの繰返し
計算を用い、シーケンスの最大信憑性、即ち最重要メト
リックの基準に従って誤りシーケンスを除去することに
よって、シーケンスの存在数を最大確率のシーケンスの
数、即ち２ｎ個まで減らす。
【００５３】ビットｂｉ（ｉ＝２〜ｎ＋１）を固定した
式：
【００５４】
【数７】
【００５５】で示される２つの２進シーケンスから最重
要メトリックを有するｎ＋１ビットのシーケンスを選択
する。
【００５６】この選択を実行するためには、循環式：
【
００５７】
【数８】
【００５８】によって２つのシーケンスＳ０及びＳ１の
２つのメトリックＭｅｔ（Ｓ０）及びＭｅｔ（Ｓ１）を
計算する必要がある。
【００５９】等式の右辺に存在するメトリックは先の計
算から既知である。従って、先行ｎビットの値を認識す
ることによってｂｎ＋１の条件付き確率の式を示すＰｒ
（ｂ（ｎ＋１）＝ｂｎ＋１／ｎ）を計算すればよい。
【００６０】ここで、最大メトリックのシーケンスと該
シーケンスに対応するメトリックとを記憶し、最大メト
リックのシーケンスの第１ビットを選択する。
【００６１】シーケンスＳ０及びＳ１の対は２ｎ個存在
し得る。従って、この手順を２ｎ回実行し、各シーケン
スの第１ビットの値に関する選択を行うと、提示された
２ｎ＋１のなかから最大確率の２ｎ個のシーケンスに対
応する２ｎ個のメトリックが計算される。
【００６２】これらの選択は、シーケンス内の第１ビッ
トの信憑性の最大確率に対応する。従って、ｎ＋１個の
ビットから形成された２ｎ個の予め選択されたシーケン
スの第１ビットの値が固定される。
【００６３】−その後のビットに対して：（ｎ＋２番目
に対応する）次の１ビットに対しては、上記の手順と同
じ手順で、最初のｎ＋２個のビットから形成された２ｎ
＋１個のシーケンスのなかから最大確率の２ｎ個のシー
ケンスを推定し得る。
【００６４】実際、最初のｎ＋２個のビットによって形
成されたシーケンスは合計で２ｎ＋１個存在し得る。何
故なら、これらのシーケンスに対して先に行った第１ビ
ットの選択を考慮するからである。従って、これらのシ
ーケンスに関してはｎ＋１個の可変ビットだけが得られ
るので、２ｎ＋１個の組み合わせが可能である。
【００６５】次に、前記と同様にして、可能な２ｎ＋１
個のシーケンスの第２ビットを固定し、その結果提示さ
れた２ｎ＋１個のシーケンスのなかから最大確率の２ｎ
個のシーケンスを推定する。
【００６６】ビットｂｉ（ｉ＝３〜ｎ＋２）が固定され
ており且つ先に選択された第１ビットとしてビットＢ１
Ｓ０及びＢ１Ｓ１を有する式：
【００６７】
【数９】
【００６８】で示される２つの２進シーケンスから最重
要メトリックを有するｎ＋２ビットのシーケンスを選択
する。
【００６９】次に、先行ｎビットを特性付ける２つのシ
ーケンスＳ０’’１及びＳ１’’１とこれらのシーケン
スに関連した条件付き確率とを用い、以下の循環式によ
って２つのシーケンスＳ０’及びＳ１’の２つのメトリ
ックＭｅｔ（Ｓ０’）及びＭｅｔ（Ｓ１’）を計算する
。
【００７０】
【数１０】
【００７１】等式の右辺に存在するメトリックは先の計
算から既知なので、条件付き確率を計算するだけでよい
。
【００７２】最大メトリックのシーケンスと該シーケン
スに対応するメトリックとを記憶し、最大メトリックの
シーケンスの第１ビットを選択する。
【００７３】予想される２ｎ個のシーケンスＳ０’及び
Ｓ１’についてこの手順を２ｎ回実行する。前記と同様
に、２ｎ＋１個のシーケンスの第２ビットの値に関する
選択を実行することによって、提示された２ｎ＋１個の
なかから最大確率の２ｎ個のシーケンスを計算できる。 これらの選択は、シーケンス内のビットの信憑性の最大
確率に対応する。
【００７４】（ランクｎ＋３〜Ｌに位置する）以後のビ
ットに対しては、同じ手順で２ｎ個のシーケンスの最初
のＬ−ｎ個のビットを該ビットの最大信憑性に従って１
つずつ選択し、その結果として最大確率の２ｎ個のビッ
トを選択し得る。
【００７５】アルゴリズムが終了すると、提示された２
ｎ個のシーケンスのなかから最大信憑性のシーケンス、
即ち最重要メトリックを有するシーケンスに対応するシ
ーケンス解を選択する。
【００７６】次に、今後有用な変数を定義する。
【００７７】拘束長さはｎ＋１に等しく、伝送オペレー
ションを翻訳する関係によってつながれた伝送すべき連
続ビットの数を定義する。
【００７８】アルゴリズムの１つの状態は、ｎより大き
い長さｌを有し最終ｎビットだけが変数であるシーケン
スを定義する。従って、各状態Ｅｊは、ｎビットを有し
、数ｊによって示されるシーケンスＳｊを特性付ける。
【００７９】
【数１１】
【００８０】ビタビアルゴリズムのより普遍的な公式に
おいては、ビットＢＳ０ｊ（ｉ）及びＢＳ１ｊ（ｉ）〔
ｉ＝１〜ｒ−ｎ−１〕が先行段階で固定されており且つ
ｒが１つのランクを示すような以下の２つのシーケンス
Ｓ０ｊ，Ｓ１ｊの１つを選択する。
【００８１】 　　Ｓ０ｊ：ＢＳ０ｊ（１），ＢＳ０ｊ（２），．．．
，ＢＳ０ｊ（ｒ−ｎ−１），０，ｂｒ−ｎ＋１，．．．
，ｂｒ−１，ｂｒ　　Ｓ１ｊ：ＢＳ１ｊ（１），ＢＳ２
ｊ（２），．．．，ＢＳ０ｊ（ｒ−ｎ−１），１，ｂｒ
−ｎ＋１，．．．，ｂｒ−１，ｂｒ長さｒを有するこれ
らの２つの２進シーケンスは、最終ｎビットが同じなの
で同じ状態Ｅｊに対応する。慣例に従ってこれらのシー
ケンスに対応するメトリックをランクｒと呼びＭｅｔｒ
で示す。
【００８２】次に、各ｊ（ｊ＝０．．．２ｎ−１）毎に
、２つのシーケンスＳ０ｊ及びＳ１ｊのランクｒの２つ
のメトリックＭｅｔｒ（Ｓ０ｊ）及びＭｅｔｒ（Ｓ１ｊ
）を式：　　Ｍｅｔｒ（Ｓ０ｊ）＝Ｍｅｔｒ−１（Ｓ０
’ｊ）＋Ｐｒ（ｂ（ｒ）＝ｂｒ／Ｓ０’’ｊ）　　Ｍｅ
ｔｒ（Ｓ１ｊ）＝Ｍｅｔｒ−１（Ｓ１’ｊ）＋Ｐｒ（ｂ
（ｒ）＝ｂｒ／Ｓ１’’ｊ） 〔但し
【００８３】
【数１２】
【００８４】である〕に従って計算し、最重要メトリッ
クを有するシーケンスを最大確率のシーケンスとして選
択する。
【００８５】先に与えられたシーケンスの状態の定義を
用い数ｃ＝ｂｒ．２ｎを導入すると、シーケンスＳ０’
ｊ及びＳ１’ｊは、先の段階で保留されたシーケンスの
状態Ｅ２ｊ−ｃ及び２ｊ＋１−ｃにそれぞれ対応するこ
とがわかる。先の段階で保留されたシーケンスの最終ビ
ットがシーケンスＳ０’’ｊ及びＳ１’’１をそれぞれ
形成する。
【００８６】次に、対応する状態Ｍｅｔｒ（Ｓ０ｊ）及
びＭｅｔｒ（Ｓ１ｊ）がそれぞれＭｅｔ０ｒ（Ｅｊ）及
びＭｅｔ１ｒ（Ｅｊ）で置換された新しい識別名のシー
ケンスに対して先の公式と等価の新しい公式を定義し得
る。
【００８７】 　　ＭｅｔＯｒ（Ｅｊ）＝Ｍｅｔｒ−１（Ｅ２ｊ−ｃ）
＋Ｐｒ（ｂ（ｒ）＝ｂｒ／Ｅ２ｊ−ｃ）　　Ｍｅｔ１ｒ
（Ｅｊ）＝Ｍｅｔｒ−１（Ｅ２ｊ＋１−ｃ）＋Ｐｒ（ｂ
（ｒ）＝ｂｒ／Ｅ２ｊ＋１−ｃ）次に、シーケンスの状
態Ｅｊのランクｒの最大メトリックを、ＭＡＸ［Ａ，Ｂ
］が２つの値Ａ及びＢの大きいほうを示す次の式： 　　Ｍｅｔｒ（Ｅｊ）＝ＭＡＸ［Ｍｅｔ１ｒ（Ｅｊ），
Ｍｅｔ０ｒ（Ｅｊ）］によって定義する。
【００８８】最大メトリックに従って２ｎ個のシーケン
ス解の（ｒ−ｎ）番目のビットを選択する。
【００８９】先に計算された可能なｒ−１ビットの２ｎ
個のシーケンスの状態のランクｒ−１の２ｎ個の最大メ
トリックから、最大確率のｒビットの２ｎ個のシーケン
スの状態Ｅｊ（ｊ＝０，．．．，２ｎ−１）のランクｒ
の２ｎ個の最大メトリックを計算する手順を繰り返す。
【００９０】次に、最終ビットだけが異なっている２つ
のビットシーケンスに対応する２つの特定状態Ｅｊ，Ｅ
ｊ＋ａ〔ｊ＜２ｎ−１〕を考察する。即ちａ＝２ｎ−１
のときこれらの状態は式： Ｅｊ＝ｂｒ−ｎ＋１，ｂｒ−ｎ＋２，．．．，ｂｒ−２
，ｂｒ−１，０Ｅｊ＋ａ＝ｂｒ−ｎ＋１，ｂｒ−ｎ＋２
，．．．，ｂｒ−２，ｂｒ−１，１で示される。
【００９１】状態Ｅｊに対応付けられたメトリックの場
合、最終ビットｂｒが０なので、先に定義した数ｃは０
である。従って状態Ｅｊに対応付けられたランクｒのメ
トリックの式は以下のごとく書き替えられる。
【００９２】 　　ＭｅｔＯｒ（Ｅｊ＋ａ）＝Ｍｅｔｒ−１（Ｅ２ｊ）
＋Ｐｒ（ｂ（ｒ）＝Ｏ／Ｅ２ｊ）　　Ｍｅｔ１ｒ（Ｅｊ
＋ａ）＝Ｍｅｔｒ−１（Ｅ２ｊ＋１）＋Ｐｒ（ｂ（ｒ）
＝Ｏ／Ｅ２ｊ＋１）状態Ｅｊ＋ａに対応付けられたメト
リックの場合、最終ビットｂｒが１なので、先に定義し
た数ｃは２ｎである。Ｐｒ（ｂ（ｒ）＝１／Ｅｊ）及び
Ｐｒ（ｂ（ｒ）＝Ｏ／Ｅｊ）が同じ絶対値を有し且つ反
対の符号を有することを考慮すると、状態Ｅｊ＋ａに対
応付けされたランクｒのメトリックを以下の式に書き替
えることができる。
【００９３】 　　ｃ＝２ａ 　　２（ｊ＋ａ）−ｃ＝２ｊ 　　２（ｊ＋ａ）＋１−ｃ＝２ｊ＋１ 　　ＭｅｔＯｒ（Ｅｊ＋ａ）＝Ｍｅｔｒ−１（Ｅ２ｊ）
−Ｐｒ（ｂ（ｒ）＝Ｏ／Ｅ２ｊ）　　Ｍｅｔ１ｒ（Ｅｊ
＋ａ）＝Ｍｅｔｒ−１（Ｅ２ｊ＋１）−Ｐｒ（ｂ（ｒ）
＝Ｏ／Ｅ２ｊ＋１）その結果として、状態Ｅｊ，Ｅｊ＋
ａに対応付けされたランクｒの最大メトリックを状態Ｅ
２ｊ，Ｅ２ｊ＋１に対応付けされたランクｒ−１の最大
メトリックとこれらの２つの最新状態に関するｒ番目の
ビットｂ（ｒ）の条件付き確率の式とを用いて計算でき
る。
【００９４】本発明は、これらの計算を実行するために
、信号のディジタル処理プロセッサに結合された専用オ
ペレータを装置内で使用するという解決を提案する。 当業者に容易な多少の変更を与えることによって、状態
Ｅｊに関連するランクｒの最大メトリックを計算できさ
えすれば本発明の適用が可能である。
【００９５】ビタビアルゴリズムの処理は３段階、即ち
初期段階と繰り返し段階と最終段階とに分解できる。
【００９６】初期段階では、ランクｎの最大メトリック
Ｍｅｔｎ（Ｅｊ）を設定する。
【００９７】公知技術に従い、初期シーケンスの前に伝
送された既知のｎ個の保存ビットからこれらのメトリッ
クを計算する。保存ビットが準備されていないときは、
初期シーケンスのビットの条件付き確率を使用すること
なく、伝送されたビットの重みからこれらのメトリック
を直接計算する。
【００９８】特に本発明に関係の深い繰り返し段階に関
しては後述する。多数のスペレーションが必要で長時間
を要するのはこの段階である。
【００９９】最終段階では、先行段階で計算されたラン
クＬの最大メトリックから最大確率の初期シーケンスを
定義する。初期段階と全く同様にこの段階は当業者に公
知である。
【０１００】次に繰り返し段階を説明する。この段階で
は、ランクｎの最大メトリックからランクＬの最大メト
リックを設定する。
【０１０１】この段階は、初期シーケンスのビットｂ（
ｉ）の指数ｉがｎ＋１〜Ｌまでのすべての値をとるよう
な第１ループの形態を有する。この第１ループは、アル
ゴリズムの状態Ｅｊに対応付けられた指数ｊが０〜２ｎ
−１のすべての値をとるように増分される第２ループを
含む。
【０１０２】状態Ｅｊに対応付けられたｊ番目のシーケ
ンスの（ｉ−ｎ）番目のビットの値をｃｈ（ｉ，ｊ）と
おく。この値は、Ｍｅｔ　　１ｉ（Ｅｊ）＞Ｍｅｔ　　
０ｉ（Ｅｊ）のときは１であり、逆の場合は０である。
【０１０３】ループ１：ｉ＝ｎ＋１〜Ｌに対して以下の
演算を行う：初期化 ループ２：ｊ＝０〜２ｎ−１−１に対して以下の演算を
行う： 　　ＭｅｔＯｉ（Ｅｊ）＝Ｍｅｔｉ−１（Ｅ２ｊ）＋Ｐ
ｒ（ｂ（ｉ）＝Ｏ／Ｅ２ｊ）　Ｍｅｔ１ｉ（Ｅｊ）＝Ｍ
ｅｔｉ−１（Ｅ２ｊ＋１）＋Ｐｒ（ｂ（ｉ）＝Ｏ／Ｅ２
ｊ＋１）　　Ｍｅｔｉ（Ｅｊ）＝ＭＡＸ［Ｍｅｔ１ｉ（
Ｅｊ），Ｍｅｔ０ｉ（Ｅｊ）］　　ｃｈ（ｉ，ｊ）＝Ｍ
ｅｔｉ（Ｅｊ）に対応するｊ番目のシーケンスの（ｉ−
ｎ）番目のビット 　　ＭｅｔＯｉ（Ｅｊ＋ａ）＝Ｍｅｔｉ−１（Ｅ２ｊ）
−Ｐｒ（ｂ（ｉ）＝Ｏ／Ｅ２ｊ）　　Ｍｅｔ１ｉ（Ｅｊ
＋ａ）＝Ｍｅｔｉ−１（Ｅ２ｊ＋１）−Ｐｒ（ｂ（ｉ）
＝Ｏ／Ｅ２ｊ＋１）　　Ｍｅｔｉ（Ｅｊ＋ａ）＝ＭＡＸ
［Ｍｅｔ１ｉ（Ｅｊ），Ｍｅｔ０ｉ（Ｅｊ）］　　ｃｈ
（ｉ，ｊ＋ａ）＝Ｍｅｔｉ（Ｅｊ＋ａ）に対応するｊ＋
ａ番目のシーケンスの（ｉ−ｎ）番目のビット ループ２終了 更新 ループ１終了。
【０１０４】わかり易くするために、「初期化」段階及
び「更新」段階を挿入した。これらの段階は当業者に公
知であり、特に、プロセッサに結合されるメモリを最適
に設計することが可能である。
【０１０５】本発明の第１の実施態様においては、プロ
セッサによって実行される条件付き確率の計算以外の第
２ループの全部のオペレーションをオペレータが実行す
る。
【０１０６】第２ループの繰返し毎にオペレータの入力
は： Ｍｅｔｉ−１（Ｅ２ｊ） Ｐｒ（ｂ（ｉ）＝０／Ｅ２ｊ） Ｍｅｔｉ−１（Ｅ２ｊ＋１） Ｐｒ（ｂ（ｉ）＝０／Ｅ２ｊ＋１） を受容する。
【０１０７】第２ループの繰返し毎にオペレータの出力
は： Ｍｅｔｉ（Ｅｊ） Ｍｅｔｉ（Ｅｊ＋ａ） を供給する。
【０１０８】第１ループの繰返し毎にオペレータの出力
は： ｃｈ（ｉ，ｊ）〔ｊ＝０〜２ｎ−１） を供給する。
【０１０９】第１ループの初期化段階で、第２ループの
外部でｊが０に初期化されたと想定すると、ループの各
繰返し毎にｊの値が自動的に増分されるので、オペレー
タがｊの値を認識する必要はない。
【０１１０】更に、第１ループの更新段階で、種々のシ
ーケンスの（ｉ−ｎ）番目のビットの値が第２ループの
外部で読取られると考えてよい。
【０１１１】プロセッサは所謂「ＨＡＲＶＡＲＤ」型ア
ーキテクチャ、即ち並列マルチバスアーキテクチャを有
する。従ってプロセッサは、複数データの並列転送を実
行し得る複数のデータバスを有する。
【０１１２】この実施態様では、プロセッサが独立の２
つのデータを並列に転送し得る少なくとも２つのデータ
バスを有する。
【０１１３】本発明はまた、当業者に容易ないくつかの
変更を与えることによってプロセッサがデータバスを１
つだけ有する場合にも使用できる。但し処理時間は延長
される。
【０１１４】オペレータの制御は、プロセッサのアドレ
スバスによって行われてもよく、この場合には該バスに
存在する情報の復号が行なわれる。また、オペレータの
制御が、プロセッサの命令バスによって行なわれてもよ
く、この場合には、適応性がより大きい。どちらを使用
するかにかかわりなく、オペレータを制御するバスをプ
ロセッサの制御バスと呼ぶ。
【０１１５】次に、図１に示す特定回路によるビタビア
ルゴリズム処理を説明する。この回路は単なる１つの実
施例であり、本発明の範囲内で他の多くの変形が可能で
ある。
【０１１６】オペレータＯ１は、２つのデータバスＤＢ
１，ＤＢ２と制御バスＣＢとを介してプロセッサＤＳＰ
に接続されている。該オペレータは４つの入力レジスタ
を含み、第１レジスタＩ１及び第３レジスタＩ３の入力
は第１データバスＤＢ１に接続され、第２レジスタＩ２
及び第４レジスタＩ４の入力は第２データバスＢＤ２に
接続されている。オペレータは第１計算回路ＡＳ１を含
み、該回路は、制御信号に応じて、第１入力レジスタＩ
１及び第２入力レジスタＩ２に存在するデータの加算ま
たは減算の第１結果Ｒ１を生成する。オペレータはまた
第２計算回路ＡＳ２を含み、該回路は、制御信号に応じ
て、第３入力レジスタＩ３及び第４入力レジスタＩ４に
存在するデータの加算または減算の第２結果Ｒ２を生成
する。オペレータＯ１は更に、比較器ＣＯＭＰを含み、
該比較器は、第２結果Ｒ２が第１結果Ｒ１よりも大きい
ときに状態１、逆の場合に状態０の選択信号を発生する
。オペレータはまた、マルチプレクサＭＵＸを含み、該
マルチプレクサは、選択信号の値が０であるか１である
かに従って第１結果Ｒ１または第２結果Ｒ２を出力信号
Ｍとして送出する。オペレータはまた、３つの出力レジ
スタを含み、第１出力レジスタＳ１及び第２出力レジス
タＳ２の入力はマルチプレクサの出力信号Ｍを受信し、
シフトレジスタ型の第３の出力レジスタＳ３は、選択信
号ＣＨの種々の値を順次記憶する。第１出力レジスタＳ
１及び第３出力レジスタＳ３の出力は第１データバスＤ
Ｂ１に接続され、第２出力レジスタＳ２の出力はデータ
バスＤＢ２に接続されている。オペレータは最後に、制
御モジュールＣを含み、該モジュールは制御バスＣＢに
存在する情報に応じてオペレータの種々の素子の制御信
号を発生する。これらの信号は：第１入力レジスタＩ１
及び第２入力レジスタ宛ての第１制御信号Ｃ１と、第３
入力レジスタＩ３及び第４入力レジスタＩ４宛ての第２
制御信号Ｃ２と、２つの計算回路ＡＳ１，ＡＳ２を加算
モードまたは減算モードに位置決めする第３制御信号Ｃ
３と、第１出力レジスタＳ１宛ての第４制御信号Ｃ４と
、第２出力レジスタＳ２宛ての第５制御信号Ｃ５と、第
３出力レジスタＳ３宛ての第６制御信号Ｃ６とから成る
。
【０１１７】一般に１つの組み合わせ論理回路から成る
制御モジュールＣの機能は、後述する装置によって実行
される連続オペレーションから当業者には容易に理解さ
れるであろうから、該制御モジュールに関しては詳述し
ない。
【０１１８】上述のビタビアルゴリズム処理を完遂する
オペレータ及びプロセッサの役割を以下に詳細に説明す
る。
【０１１９】ループ２：プロセッサＤＳＰによる値Ｐｒ
（ｂ（ｉ）＝Ｏ／Ｅ２ｊ）の計算、プロセッサによる値
Ｐｒ（ｂ（ｉ）＝Ｏ／Ｅ２ｊ＋１）の計算、値Ｍｅｔｉ
−１（Ｅ２ｊ）及び値Ｐｒ（ｂ（ｉ）＝Ｏ／Ｅ２ｊ）を
プロセッサからオペレータＯ１に転送、値Ｍｅｔｉ−１
（Ｅ２ｊ＋１）及び値Ｐｒ（ｂ（ｉ）＝Ｏ／Ｅ２ｊ＋１
）をプロセッサからオペレータＯ１に転送、オペレータ
によるＭｅｔｉ（Ｅｊ）の計算、ｊ番目のシーケンスの
（ｉ−ｎ）番目のビットＣＨの計算及び記憶、オペレー
タによるＭｅｔｉ（Ｅｊ＋ａ）の計算、（ｊ＋ａ）番目
のシーケンスの（ｉ−ｎ）番目のビットＣＨの計算及び
記憶、値Ｍｅｔｉ（Ｅｊ）及び値Ｍｅｔｉ（Ｅｊ＋ａ）
をオペレータからプロセッサに転送、ループ２終了、シ
ーケンスの（ｉ−ｎ）番目のビットの２ｎ個の値をオペ
レータからプロセッサに転送。
【０１２０】上記演算を実行するために第２ループが行
う命令サイクル数を最適にする必要がある。このサイク
ル数は、オペレータに結合されたプロセッサのタイプ及
び所望のビタビアルゴリズムの用途に依存するので正確
な推定は難しい。しかしながら以下の仮説は可能である
。
【０１２１】条件付き確率の計算はプロセッサの１命令
サイクルで十分であり第２ループの内部で実行されるで
あろう。
【０１２２】プロセッサは１つの命令サイクル中に１回
のオペレーションと２回のデータ転送とを実行し得る。
【０１２３】この場合、オペレータとプロセッサとの間
で並列処理を行なうことによって、第２ループの７段階
がプロセッサの５命令サイクルで実行される。当業者は
このような処理を「パイプライン」と呼ぶ。これらの２
つの手段は、アルゴリズムの対応する２つの状態Ｅ２ｊ
０、Ｅ２ｊ０＋２に関して、連続する２つのｊの値Ｊ０
及びＪ０＋１を同時に処理する。
【０１２４】第１サイクル中は、プロセッサＤＳＰが、
前記のごとく計算された値Ｍｅｔｉ−１（Ｅ２ｊ０）及
び値Ｐｒ（ｂ（ｉ）＝Ｏ／Ｅ２ｊ０）のそれぞれを、第
１制御信号Ｃ１を用いデータバスＤＢ１，ＤＢ２によっ
て第１入力レジスタＩ１及び第２入力レジスタＩ２に転
送する。
【０１２５】第２サイクル中は、プロセッサＤＳＰが、
前記のごとく計算された値Ｍｅｔｉ−１（Ｅ２ｊ０＋１
）及び値Ｐｒ（ｂ（ｉ）＝Ｏ／Ｅ２ｊ０＋１）のそれぞ
れを、第２制御信号を用いデータバスＤＢ１，ＤＢ２に
よって第３入力レジスタＩ３及び第４入力レジスタＩ４
に転送する。
【０１２６】第３サイクル中は、プロセッサＤＳＰが値
Ｐｒ（ｂ（ｉ）＝Ｏ／Ｅ２ｊ０＋２）を計算する。他方
で、オペレータＯ１は、第３制御信号Ｃ３を用いて２つ
の計算回路ＡＳ１，ＡＳ２を加算モードに位置決めする
ことによって値Ｍｅｔｉ（Ｅｊ０）を計算し、この値を
第４制御信号Ｃ４を用いて第１出力レジスタＳ１に記憶
させ、対応する（ｉ−ｎ）番目のビットＣＨを第６制御
信号Ｃ６を用いて第３出力レジスタＳ３に記憶させる。
【０１２７】第４サイクル中は、プロセッサＤＳＰが値
Ｐｒ（ｂ（ｉ）＝Ｏ／Ｅ２ｊ０＋３）を計算する。他方
で、オペレータＯ１は、第３制御信号Ｃ３を用いて減算
モードで値Ｍｅｔｉ（Ｅｊ０＋ａ）を計算し、この値を
第５制御信号Ｃ５を用いて第２出力レジスタＳ２に記憶
させ、対応する（ｉ−ｎ）番目のビットＣＨを第６制御
信号Ｃ６を用いて第３出力レジスタＳ３に記憶させる。
【０１２８】第５サイクル中は、プロセッサＤＳＰが２
つのデータバスＤＢ１，ＤＢ２から値Ｍｅｔｉ（Ｅｊ０
）及びＭｅｔｉ（Ｅｊ０＋ａ）を得る。
【０１２９】第２ループを２ｎ−１回繰返した後で、オ
ペレータＯ１は、（ｉ−ｎ）番目のビットの種々の値を
、第６制御信号Ｃ６を用い第１データバスＤＢ１を介し
てプロセッサＤＳＰに転送する。
【０１３０】更に、条件付け確率の値をｊ０＝０に初期
化する段階が必要であると考えられる。この段階は当業
者に容易である。
【０１３１】また、言うまでもなく、オペレータは第３
及び第４のサイクルに予定された処理を該サイクルの持
続時間と適合できる時間内に実行できる。
【０１３２】従って、第１ループに含まれる第２ループ
外部のサイクル数をＥ１とおくと、インタリーブする２
つのループを実行するための総サイクル数Ｎ１は、Ｎ１
＝（Ｌ−ｎ）（２ｎ−１・５＋Ｅ１）で示される。
【０１３３】単一信号処理プロセッサが下位のランクの
２つのメトリックから１つの最重要メトリックの計算を
実行する場合に必要な総サイクル数をＮ２とおき、第１
ループに含まれる第２ループ外部のサイクル数をＥ２と
おくと、数Ｎ２は、Ｎ２＝（Ｌ−ｎ）・（２ｎ・８＋Ｅ
２）で示される。
【０１３４】Ｅ１及びＥ２は通常は１０未満であり、ｎ
は一般には４〜７であるから、Ｎ１はＮ２のほぼ１／３
である。
【０１３５】本発明の第２の実施態様においては、オペ
レータが第２ループのすべてのオペレーションを実行す
る。即ち、第１の実施態様で説明したオペレーション以
外に、条件付き確率の計算を実行する。
【０１３６】第２ループの繰返し毎にオペレータの入力
は、 Ｐｏｎｄ（ＢＴ（Ｉ））〔但し、Ｉ＝ｉ．Ｔ，ｉ．Ｔ＋
１，．．．，ｉ．Ｔ＋Ｔ−１〕 Ｍｅｔｉ−１（Ｅ２ｊ） Ｍｅｔｉ−１（Ｅ２ｊ＋１）を受容する。
【０１３７】第２ループの繰返し毎にオペレータの出力
は、 Ｍｅｔｉ（Ｅｊ） Ｍｅｔｉ（Ｅｊ＋ａ）を供給する。
【０１３８】第１ループの繰返し毎にオペレータの出力
は、 ｃｈ（ｉ，ｊ）〔但しｊ＝０〜２ｎ−１〕を供給する。
【０１３９】前述のごとく第１ループの初期化段階で第
２ループ外部でｊを０に初期化する。ループの繰返し毎
にｊの値が自動的に増分される。更に、オペレータは第
２ループの繰返し毎に伝送されるビットの重み付けを行
なう必要はなく、重み付けは１回だけ行なわれる。従っ
て、値を初期化する際に、これらの値は、第１ループ内
の第２ループ外でオペレータに転送される。
【０１４０】前述のごとく、種々のシーケンスの（ｉ−
ｎ）番目のビットの値は更新段階で第１ループ内の第２
ループ外で読取られる。
【０１４１】次に、図２に示す別の回路によるビタビア
ルゴリズムを説明する。使用されるプロセッサは第１の
実施態様で使用したプロセッサと同じである。
【０１４２】選択された実施例では説明をわかり易くす
るためにＴを４に固定した。しかしながら本発明におい
てＴがこの値に限定されないこと、当業者に容易な若干
の変更を与えることによって任意のＴの値を使用し得る
ことを理解されたい。
【０１４３】前述のオペレータＯ１に比べたオペレータ
Ｏ２の違いは以下の素子を含むことである。オペレータ
Ｏ２は４つの転送レジスタを含み、第１転送レジスタＴ
１及び第３転送レジスタＴ３の入力は第１データバスＤ
Ｂ１に接続され、第２転送レジスタＴ２及び第４転送レ
ジスタＴ４の入力は第２データバスＤＢ２に接続されて
いる。オペレータＯ２はまた、Ｐｏｎｄ（ＢＴ（ｉ．４
）、Ｐｏｎｄ（ＢＴ（ｉ．４＋１）、Ｐｏｎｄ（ＢＴ（
ｉ．４＋２）及びＰｏｎｄ（ＢＴ（ｉ．４＋３）を記憶
するために配備された４つの転送レジスタの出力信号か
ら条件付き確率の式を計算する算術演算ユニットＵＡを
含む。
【０１４４】この算術演算ユニットは容易に製造できる
ワイヤード回路である。
【０１４５】第２入力レジスタＩ２は、値Ｐｒ（ｂ（ｉ
＝Ｏ／Ｅ２ｊ）を第２データバスＤＢ２からでなく算術
演算ユニットＵＡから直接受信する。同様に、第４入力
レジスタＩ４は値Ｐｒ（ｂ（ｉ＝Ｏ／Ｅ２ｊ＋１）を算
術演算ユニットＵＡから直接受信する。
【０１４６】更に、転送レジスタ及び算術演算ユニット
を制御するための制御信号が付加されている。これらの
信号は第１の実施態様で説明した機能と同様の機能を果
たすのでここでは詳細に説明しない。また図示しない。 また、第２ループの繰返し数に対応する値ｊを制御モジ
ュールＣから算術演算ユニットＵＡに伝送する状態信号
Ｅが付加されている。
【０１４７】上述のビタビアルゴリズム処理を完遂する
オペレータ及びプロセッサの役割を以下に詳細に説明す
る。
【０１４８】ループ１：ｉ＝ｎ＋１〜Ｌに対して以下の
演算を実行する：Ｐｏｎｄ（ＢＴ（ｉ，４）、Ｐｏｎｄ
（ＢＴ（ｉ，４＋１）、Ｐｏｎｄ（ＢＴ（ｉ，４＋２）
及びＰｏｎｄ（ＢＴ（ｉ，４＋３）をプロセッサＤＳＰ
から４つの転送レジスタＴ１，Ｔ２，Ｔ３，Ｔ４に転送
する処理を含む初期化、ループ２：ｊ＝０〜２ｎ−１に
対して以下の演算を実行する：オペレータＯ２による値
Ｐｒ（ｂ（ｉ）＝Ｏ／Ｅ２ｊ）の計算、オペレータＯ２
による値Ｐｒ（ｂ（ｉ）＝Ｏ／Ｅ２ｊ＋１）の計算、値
Ｍｅｔｉ−１（Ｅ２ｊ）をプロセッサＤＳＰからオペレ
ータに転送、値Ｍｅｔｉ−１（Ｅ２ｊ＋１）をプロセッ
サＤＳＰからオペレータに転送、オペレータによるＭｅ
ｔｉ（Ｅｊ）の計算、ｊ番目のシーケンスの（ｉ−ｎ）
番目のビットの計算及び記憶、オペレータによるＭｅｔ
ｉ（Ｅｊ＋ａ）の計算、（ｊ＋ａ）番目のシーケンスの
（ｉ−ｎ）番目のビットの計算及び記憶、値Ｍｅｔｉ（
Ｅｊ）及び値Ｍｅｔｉ（Ｅｊ＋ａ）をオペレータからプ
ロセッサに転送、ループ２終了、種々のシーケンスの（
ｉ−ｎ）番目のビットの２ｎ個の値をオペレータからプ
ロセッサに転送及び更新、ループ１終了。
【０１４９】第１の実施態様と同様の仮説が可能である
。
【０１５０】条件付き確率の計算はプロセッサＤＳＰの
内部で実行されるのであればプロセッサＤＳＰの１つの
命令サイクルで十分であろう。
【０１５１】プロセッサＤＳＰは１つの命令サイクル中
に１回のオペレーションと２回のデータ転送とを実行し
得る。
【０１５２】この場合、オペレータとプロセッサとの間
で並列処理を行なうことによって、第２ループの７段階
がプロセッサの２命令サイクルで実行される。
【０１５３】これらの２つの手段は、アルゴリズムの対
応する２つの状態Ｅ２ｊ０、Ｅ２ｊ０＋２に関する連続
する２つのｊの値Ｊ０及びＪ０＋１を同時に処理する。
【０１５４】第１サイクル中は、プロセッサＤＳＰが、
値Ｍｅｔｉ−１（Ｅ２ｊ０＋２）及び値Ｍｅｔｉ−１（
Ｅ２ｊ０＋３）を第１入力レジスタＩ１及び第３入力レ
ジスタＩ３にそれぞれ転送する。他方で、オペレータＯ
２は第１の実施態様と同様に、値Ｍｅｔｉ（Ｅｊ０）及
びＭｅｔｉ（Ｅｊ０＋ａ）を計算し、これらを記憶し、
且つ対応する（ｉ−ｎ）番目のビットＣＨを記憶する。
【０１５５】第２サイクル中は、プロセッサＤＳＰが、
値Ｍｅｔｉ（Ｅｊ０）及びＭｅｔｉ（Ｅｊ０＋ａ）を得
る。他方で、オペレータＯ２は、第２入力レジスタＩ２
及び第４入力レジスタＩ４にそれぞれ供給するために値
Ｐｒ（Ｂ（ｉ）＝Ｏ／Ｅ２ｊ０＋２）及びＰｒ（ｂ（ｉ
）＝Ｏ／Ｅ２ｊ０＋３）を算術演算ユニットＵＡにおい
て計算する。
【０１５６】第２ループを２ｎ−１回繰返した後で、オ
ペレータＯ２は、（ｉ−ｎ）番目のビットの種々の値を
、プロセッサＤＳＰに転送する。
【０１５７】ｊ０＝０とするために条件付け確率の値の
初期化段階を付加することが必要であると考えられる。 この段階は当業者に容易である。
【０１５８】また、言うまでもなく、オペレータは２つ
の命令サイクルの各々で行なうべき処理を１サイクルの
持続時間と適合性の時間内に実行できる。
【０１５９】従って、第１ループに含まれる第２ループ
外部のサイクル数をＥ３とおくと、インタリーブする２
つのループを実行するための総サイクル数Ｎ３は、Ｎ３
＝（Ｌ−ｎ）（２ｎ−１・２＋Ｅ３）である。
【０１６０】単一信号処理プロセッサが、下位のランク
の２つのメトリックから１つの最大メトリックの計算を
実行する場合に必要な総サイクル数をＮ４とおき、第１
ループに含まれる第２ループ外部のサイクル数をＥ４と
おくと、数Ｎ４は、Ｎ４＝（Ｌ−ｎ）・（２ｎ・８＋Ｅ
４）である。
【０１６１】Ｎ３はＮ４よりやや大きいが２つの値は２
ｎに比べれば小さい。第１の実施態様で与えられた大き
さのオーダを維持する場合、Ｎ３はＮ４のほぼ１／８で
ある。
【０１６２】以上では２つの実施例について説明した。 第２の実施例は処理速度に関してはよりすぐれた性能を
有するが、条件付き確率の式の計算を実行するためにワ
イヤード算術演算ユニットを必要とする。該ユニットの
構造は伝送コンテキストに依存し、従って応用がきき難
い。実際、同じオペレータでビタビアルゴリズムの複数
の使い方をしたい場合には、オペレータが複数の算術演
算ユニットを有し、各ユニットが各１つのアルゴリズム
の使い方に対応する条件付き確率の式を計算するように
しなければならない。従って、オペレータのサイズが大
きくなる。
【０１６３】逆に、第１の実施例では、変更を要せずに
アルゴリズムの種々の使い方が可能である。実際、使い
方を変える場合に必要なアルゴリズムの唯一の変更は、
プロセッサによって計算される条件付き確率の式の定義
を変更するだけである。
【０１６４】これらの２つの実施例は性能も違うしコス
トも違う。所望の仕様に従っていずれかを選択するとよ
い。
【０１６５】本発明のオペレータは異なる２つの方法で
編成され得る。即ち、結合されるプロセッサの完全に外
部に配置されてもよくまたは該プロセッサに一部組み込
まれてもよい。
【０１６６】第１の場合には、オペレータがプロセッサ
から独立している。
【０１６７】第２の場合には、オペレータのいくつかの
レジスタをプロセッサの算術演算ユニット及びデータ論
理に含まれたレジスタによって置換し得る。従って、オ
ペレータが占める表面は小さくなる。
【０１６８】第１の場合には、オペレータとプロセッサ
とが同一素子内に存在してもよくまたは存在しなくても
よい。第２の場合には、プロセッサとオペレータとが同
一素子内に集積されていなければならない。
【０１６９】本発明の構造を説明したので、伝送の分野
における本発明のいくつかの用途を以下に説明する。
【０１７０】信号のディジタル処理におけるビタビアル
ゴリズムの最も普及した２つの用途は、畳込み符号の復
号及びインターシンボル干渉の付いた信号の復調の等化
である。
【０１７１】畳込み符号の復号の場合には、ビタビアル
ゴリズムを処理するために、伝送されたシーケンスのビ
ットの値の確率の重み付け、及び、伝送オペレーション
を翻訳する関係、が必要である。
【０１７２】通常は、信号処理において、復号は復調後
に行なわれる。重み付けは復調器によって行われる。伝
送オペレーションを翻訳する関係が畳込み符号化である
。この符号化は、式：
【０１７３】
【数１３】
【０１７４】で示される関係を用いて符号化ビットＢＣ
を初期シーケンスの（ｎ＋１）個のビットｂに結び付け
る。
【０１７５】伝送されたビットの値の確率に対応する重
みＰｏｎｄ（ＢＴ（ｉ）＝Ｂ（ｉ）），ｉ＝１，．．．
Ｔ，Ｌを認識する。ｂ（ｉ）とＢＣ（Ｔ．ｉ）との間の
変数の逆転を実行し、前記式の符号化ＢＣ（Ｉ）を対応
する重みＰｏｎｄ（ＢＴ（Ｉ））で置換し、式を標準化
することによって、以下のＴ個の式：
【０１７６】
【数１４】
【０１７７】〔式中、Ｘは２進記号、Ｎ［ｂｉｔ］：ｂ
ｉｔ＝１ならばＮ［ｂｉｔ］＝１で、ｂｉｔ＝０ならば
Ｎ［ｂｉｔ］＝−１によって定義される標準化関数〕が
得られる。
【０１７８】従って、これらのＴ個の式は、ビットｂ（
ｋ）が先行ｎビットの値を認識するＸに等しくなる条件
付き確率に対応する。これらの項を１つの項にまとめ、
すべての条件付き確率に対応する式：
【０１７９】
【数１５】
【０１８０】〔式中、Ｅｊは先行ｎビットによって定義
される状態〕を得る。
【０１８１】従ってこの式は、本発明で使用される確率
に対応するすべての条件付き確率の式を定義する。
【０１８２】インターシンボル干渉の付いた信号の復調
の等化の場合には、ビタビのアルゴリズムを処理するた
めに、伝送されたシーケンスのビットの値の確率の重み
付けの式、及び、伝送オペレーションを翻訳する関係が
必要である。
【０１８３】通常は、信号処理において、伝送チャネル
のパルス応答に適応した濾波後に等化が行なわれる。重
み付けは適応フィルタによって与えられる。
【０１８４】伝送オペレーションを翻訳する関係は、イ
ンターシンボル干渉の付いたチャネル内で変調されたデ
ィジタル信号を特性付ける関係である。この関係は冗長
性を導入せず（Ｔ＝１）、伝送すべき各ビットを初期シ
ーケンスの先行ｎビットに結び付ける。
【０１８５】この関係は、伝送されたｉ番目のビットの
状態Ｅｊ及び重みを定義する先行ｎビットを認識する初
期シーケンスのｎ番目のビットの値の条件付き確率の式
を定義する以下の公式：
【０１８６】
【数１６】
【０１８７】〔但し、Ｕ（ｋ）＝２．ｂ（ｋ）−１Ｓ（
ｋ）＝インターシンボル干渉のｋ番目の係数〕によって
示される。
【０１８８】等式の右辺の第２のオペランドは、ビット
ｂ（ｉ）の先行ｎビットの干渉項を定義する項である。 実際、項Ｕ（ｉ−ｋ）〔ｋ＝１〜ｎ−１〕はビットｂ（
ｉ）の先行ｎビットを示し、項Ｓ（ｋ）は先行ビットｂ
（ｉ−ｋ）に対応付けされたインターシンボル干渉係数
である。
【０１８９】これらのインターシンボル干渉係数はＬビ
ットのシーケンスの伝送中は一定である。これらの係数
は、可能な２ｎ個の状態Ｅｊに対応する２ｎ個の干渉項
を生じさせる。従って、これらの２ｎ個の項は第２ルー
プの外部で計算される。従って、条件付き確率の計算が
重み付けと干渉項との加算だけになる。
【図面の簡単な説明】
【図１】本発明の第１の実施態様に対応する回路の概略
図である。
【図２】本発明の第２の実施態様に対応する別の回路の
概略図である。
【符号の説明】
ＤＳＰ　　プロセッサ ＤＢ１，ＤＢ２　　データバス Ｃ　　制御モジュール Ｃ１，Ｃ２，Ｃ３，Ｃ４，Ｃ４，Ｃ５，Ｃ６　　制御信
号Ｉ１，Ｉ２，Ｉ３，Ｉ４　　レジスタ ＡＳ１，ＡＳ２　　計算回路 ＭＵＸ　　マルチプレクサ ＣＯＭＰ　　比較器 ＵＡ　　算術演算ユニット

Claims (12)

    【特許請求の範囲】
  1. 【請求項１】　　プロセッサを含んでおり、値ｎ＋１の
    拘束長さとビットシーケンスに対応付けされたその２ｎ
    個の状態とによって定義されるビタビアルゴリズム処理
    を想定しており、該処理が、初期シーケンスに対する伝
    送オペレーションの実行によって得られた伝送されたシ
    ーケンスから、ビットｂ（ｉ）の初期シーケンスを推定
    することを目的とする装置であって、装置が、ｒ＞ｎの
    ときの状態Ｅｊのランクｒの最大メトリックＭｅｔｒ（
    Ｅｊ）を設定し、該メトリックに対応するシーケンスの
    （ｒ−ｎ）番目のビットを状態Ｅ２ｋ及びＥ２ｋ＋１の
    ランクｒ−１の最大メトリックＭｅｔｒ−１（Ｅ２ｋ）
    及びＭｅｔｒ−１（Ｅ２ｋ＋１）から成る入力値から設
    定し、前記状態Ｅ２ｋ、Ｅ２ｋ＋１に関して、これらの
    状態に対応付けされたシーケンスのｒ番目のビットが例
    えばＰｒ（ｂ（ｒ）＝Ｏ／Ｅ２ｋ）及びＰｒ（ｂ（ｒ）
    ＝Ｏ／Ｅ２ｋ＋１）〔但し、ｊ＜２ｎ−１のときはｋ＝
    ２ｊ、ｊ≧２ｎ−１のときはｋ＝２（ｊ−２ｎ−１）〕
    で示される所定の値をとり、Ｍｅｔｒ（Ｅｊ）が２つの
    式、即ち、第１の式Ｍｅｔｒ−１（Ｅ２ｋ）＋Ｐｒ（ｂ
    （ｒ）＝Ｏ／Ｅ２ｋ）及び第２の式Ｍｅｔｒ−１（Ｅ２
    ｋ＋１）＋Ｐｒ（ｂ（ｒ）＝Ｏ／Ｅ２ｋ＋１）のうちの
    大きい方の値をとるような条件付き確率を設定するオペ
    レータを含むことを特徴とするプロセッサを含むビタビ
    アルゴリズム処理装置。
  2. 【請求項２】　　前記オペレータが、ｊ＜２ｎ−１のと
    きに前記入力値から、状態Ｅｊのランクｒの最大メトリ
    ックＭｅｔｒ（Ｅｊ）及び対応する（ｒ−ｎ）番目のビ
    ットだけでなく、状態Ｅｊ＋ａのランクｒの最大メトリ
    ックＭｅｔｒ（Ｅｊ＋ａ）〔但し、ａは２ｎ−１〕及び
    対応する（ｒ−ｎ）ビットを設定し、Ｍｅｔｒ（Ｅｊ＋
    ａ）が２つの式、即ち第１の式Ｍｅｔｒ−１（Ｅ２ｊ）
    −Ｐｒ（ｂ（ｒ）＝Ｏ／Ｅ２ｊ）及び第２の式Ｍｅｔｒ
    −１（Ｅ２ｊ＋１）−Ｐｒ（ｂ（ｒ）＝Ｏ／Ｅ２ｊ＋１
    ）のうちの大きい方の値をとることを特徴とする請求項
    １に記載のプロセッサを含むビタビアルゴリズム処理装
    置。
  3. 【請求項３】　　前記オペレータが少なくとも１つのデ
    ータバス及び１つの制御バスを介してプロセッサに接続
    されており、オペレータが４つの入力レジスタを含み、
    各レジスタの入力は前記データバスの１つに接続されて
    おり、第１レジスタはＭｅｔｒ−１（Ｅ２ｊ）の値を受
    容し、第２レジスタはＰｒ（ｂ（ｉ）＝Ｏ／Ｅ２ｊ）の
    値を受容し、第３レジスタはＭｅｔｒ−１（Ｅ２ｊ＋１
    ）の値を受容し、第４レジスタはＰｒ（ｂ（ｉ）＝Ｏ／
    Ｅ２ｊ＋１）の値を受容し、オペレータがまた、制御信
    号に応じて最初の２つの入力レジスタ及び最後の２つの
    入力レジスタの内容の和または差の値を第１及び第２の
    結果として夫々生成する第１及び第２の計算回路を含み
    、オペレータはまた、第１の結果が第２の結果よりも小
    さいときに値１、逆の場合に値０の出力信号を送出する
    比較器と、比較器によって制御されており値が大きいほ
    うの結果を出力信号として発生するマルチプレクサとを
    含み、オペレータが更に３つの出力レジスタを含み、各
    レジスタの出力はデータバスの１つに接続され、第１及
    び第２のレジスタはマルチプレクサの出力信号を受信し
    、値Ｍｅｔｒ（Ｅｊ）及びＭｅｔｒ（Ｅｊ＋ａ）を夫々
    記憶し、第３レジスタは上記メトリックに対応するシー
    ケンスの（ｒ−ｎ）番目のビットから成る比較器の出力
    信号を受信し、オペレータが更に、制御バスにプロセッ
    サによってアドレスされた情報の関数として種々の素子
    を制御する制御モジュールを含むことを特徴とする請求
    項２に記載のプロセッサを含むビタビアルゴリズム処理
    装置。
  4. 【請求項４】　　前記第３出力レジスタが更に、２ｎ個
    の最大メトリックに対応するすべてのシーケンスの（ｒ
    −ｎ）番目のビットを所定のランクに記憶するように設
    計されていることを特徴とする請求項３に記載のプロセ
    ッサを含むビタビアルゴリズム処理装置。
  5. 【請求項５】　　前記プロセッサが２つのデータバスを
    含み、前記第１及び第３の入力レジスタの入力が第１デ
    ータバスに接続され、前記第２及び第４の入力レジスタ
    の入力が第２データバスに接続され、前記第１及び第２
    の出力レジスタの出力が異なるデータバスに夫々接続さ
    れていることを特徴とする請求項３または４に記載のプ
    ロセッサを含むビタビアルゴリズム処理装置。
  6. 【請求項６】　　前記オペレータが、状態Ｅ２ｋ及びＥ
    ２ｋ＋１に関して、これらの状態に対応付けされたシー
    ケンスのｒ番目のビットが、該ｒ番目のビットに結合さ
    れた前記伝送されたシーケンスのビット重みと状態Ｅ２
    ｋ、Ｅ２ｋ＋１に対応付けされた数ｋと前記伝送オペレ
    ーションを定義する関係との関数として決められた所定
    の状態をもつような条件付け確率を設定する補助的手段
    を含むことを特徴とする請求項２に記載のプロセッサを
    含むビタビアルゴリズム処理装置。
  7. 【請求項７】　　前記オペレータが少なくとも１つのデ
    ータバス及び制御バスを介してプロセッサに接続されて
    おり、オペレータが、データバスの１つに接続された入
    力を夫々有し且つ前記重みの１つを夫々記憶する転送レ
    ジスタと、転送レジスタの出力に接続され、１つの状態
    を識別する値ｊにアクセスを有し、前記条件付き確率を
    生成するために前記伝送オペレーションを定義する関係
    を設定するワイヤード算術演算ユニットとを含み、オペ
    レータが４つの入力レジスタを含み、前記データバスの
    １つに接続された入力を有する第１の入力レジスタは、
    値Ｍｅｔｒ−１（Ｅ２ｊ）を受容し、第２レジスタは算
    術演算装置から供給された値Ｐｒ（ｂ（ｒ）＝Ｏ／Ｅ２
    ｊ）を記憶し、前記データバスの１つに接続された入力
    を有する第３レジスタは値Ｍｅｔｒ−１（Ｅ２ｊ＋１）
    を受容し、第４レジスタは算術演算装置から供給された
    値Ｐｒ（ｂ（ｒ）＝Ｏ／Ｅ２ｊ＋１）を記憶し、オペレ
    ータはまた、制御信号に応じて、最初の２つの入力レジ
    スタ及び最後の２つの入力レジスタの内容の和または差
    の値を第１及び第２の結果として夫々生成する第１及び
    第２の計算回路を含み、オペレータは、前記第１の結果
    が前記第２の結果よりも小さいときに値１、逆の場合に
    値０の出力信号を送出する比較器と、前記比較器によっ
    て制御され大きいほうの値を有する前記結果を出力信号
    として生成するマルチプレクサとを含み、オペレータは
    更に３つの出力レジスタを含み、その出力の各々は前記
    データバスの１つに接続され、第１及び第２の出力レジ
    スタは、前記マルチプレクサの出力信号を受信し、値Ｍ
    ｅｔｒ（Ｅｊ）及びＭｅｔｒ（Ｅｊ＋ａ）を夫々記憶し
    、第３出力レジスタはこれらのメトリックに対応するシ
    ーケンスの（ｒ−ｎ）番目のビットから成る前記比較器
    の出力信号を受信し、且つ、オペレータが、前記制御バ
    スにプロセッサによってアドレスされた情報の関数とし
    て種々の素子を制御する制御モジュールを含むことを特
    徴とする請求項６に記載のプロセッサを含むビタビアル
    ゴリズム処理装置。
  8. 【請求項８】　　前記第３出力レジスタが更に、２ｎ個
    の最大メトリックに対応するすべてのシーケンスの（ｒ
    −ｎ）番目のビットを所定のランクに記憶することを想
    定していることを特徴とする請求項７に記載のプロセッ
    サを含むビタビアルゴリズム処理装置。
  9. 【請求項９】　　前記プロセッサが２つのデータバスを
    含み、前記転送レジスタの入力が前記第１及び第２のデ
    ータバスに分配されており、前記第１及び第３の入力レ
    ジスタの入力の各々が異なるデータバスに接続され、前
    記第１及び第２の出力レジスタの出力の各々が異なるデ
    ータバスに接続されていることを特徴とする請求項７ま
    たは８に記載のプロセッサを含むビタビアルゴリズム処
    理装置。
  10. 【請求項１０】　　前記オペレータのいくつかの素子が
    前記プロセッサに組み込まれていることを特徴とする請
    求項１から９のいずれか一項に記載のプロセッサを含む
    ビタビアルゴリズム処理装置。
  11. 【請求項１１】　　前記伝送オペレーションが畳込み符
    号化であり、前記伝送されたシーケンスの復号を実行す
    ることを特徴とする請求項１から１０のいずれか一項に
    記載のプロセッサを含むビタビアルゴリズム処理装置。
  12. 【請求項１２】　　前記伝送オペレーションが前記伝送
    されたシーケンスへのインターシンボル干渉の導入であ
    り、該シーケンスの等化を実行することを特徴とする請
    求項１から１０のいずれか一項に記載のプロセッサを含
    むビタビアルゴリズム処理装置。
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