JP2524924B2 - ビタビアルゴリズム処理装置 - Google Patents

ビタビアルゴリズム処理装置

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  • Photoreceptors In Electrophotography (AREA)
  • Magnetic Resonance Imaging Apparatus (AREA)
  • Non-Silver Salt Photosensitive Materials And Non-Silver Salt Photography (AREA)
  • Compression Of Band Width Or Redundancy In Fax (AREA)

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、プロセッサを含み特に
ビタビアルゴリズム処理を実行するように設計された装
置に係る。
【０００２】
【従来の技術】信号のディジタル処理において公知のビ
タビアルゴリズムは、ディジタルビットシーケンスのビ
ットの値が推定されるいくつかの分野で使用されてい
る。これらの分野として特に、畳込み復号及びディジタ
ル復調の等化がある。
【０００３】このアルゴリズムは、汎用型ディジタル信
号処理プロセッサによって使用され得る。かかるプロセ
ッサは、特にこのアルゴリズム処理用には設計されてい
ないので、このアルゴリズム処理のために、極めて多数
の命令が必要である。従って、実行すべき命令の数に伴
って処理時間が延長される。
【０００４】更に、信号処理回路では一般に、補助的処
理の実行が必要である。
【０００５】
【発明が解決しようとする課題】第１の解決方法では、
信号処理プロセッサに、ビタビアルゴリズム処理及び補
助的処理を実行し得るパワーを与える。かかるパワーを
備えたプロセッサは、たとえ得られたとしても極めて高
価であろう。
【０００６】第２の解決方法では、ビタビアルゴリズム
処理を専用素子に任せる。例えばＦＵＪＩＴＳＵによっ
てＭＢ ８６６２０として市販されているビタビプロセ
ッサを用いる。この場合、信号処理回路は少なくとも２
つの素子を必要とし、従って、その寸法が大きくなり価
格も高くなる。更に、いくつかの用途で不可欠な小型化
に適さない。
【０００７】従って本発明の目的は、特にビタビアルゴ
リズム処理用に設計された装置を提供することである。
本発明装置では、専用素子を全く使用せず、ビタビアル
ゴリズム処理に要するパワーが小さい汎用型信号プロセ
ッサを使用する。本発明装置はまた、単一素子に集積さ
れるように設計されている。
【０００８】
【課題を解決するための手段】本発明装置は、プロセッ
サを含んでおり、ビタビアルゴリズム処理用に設計され
ている。このアルゴリズムは、値ｎ＋１の拘束長さとビ
ットシーケンスに対応付けされたその２n 個の状態とに
よって定義される。処理の目的は、初期ビットシーケン
スに対する伝送オペレーションの実行によって得られた
伝送されたビットシーケンスから、初期ビットシーケン
スｂ( ｉ) を推定することである。装置は、前記プロセ
ッサに接続され、該プロセッサと協動して前記ビタビア
ルゴリズムを処理するオペレータを具備してなり、該オ
ペレータが、最後のｎビットが値ｊ（ｊは整数) である
ビットシーケンスの２n 個の状態Ｅj のｒ＞ｎのときの
ランクｒの最大メトリックＭｅｔr ( Ｅj ) と、該メト
リックに対応するビットシーケンスの( ｒ−ｎ) 番目の
ビットとを、ｊ＜２ n-1 のときはｋ＝２ｊ、ｊ≧２ n-1
のときはｋ＝２( ｊ−２ n-1 ) として、最後のｎビット
が値２ｋ及び２ｋ＋１であるビットシーケンスの状態Ｅ
2k及びＥ2k+1のランクｒ−１の最大メトリックＭｅｔ
r-1 ( Ｅ2k) 及びＭｅｔr-1 ( Ｅ2k+1) と、前記状態Ｅ
2k、Ｅ2k+1に関して、これらの状態のもとで、ビットシ
ーケンスのｒ番目のビットが所定の値をとるＰｒ( ｂ(
ｒ) ＝０／Ｅ2k）及びＰｒ( ｂ( ｒ) ＝０／Ｅ2k+1 ）で
示される条件付き確率とから成る入力値から、Ｍｅｔr
( Ｅj ) が２つの式、即ち、第１の式Ｍｅｔr-1 (
Ｅ2k) ＋Ｐｒ( ｂ( ｒ) ＝０／Ｅ2k) 及び第２の式Ｍｅ
ｔr- 1 ( Ｅ2k+1) ＋Ｐｒ( ｂ( ｒ) ＝０／Ｅ2k+1) のう
ちの大きい方の値をとるように設定することを特徴とす
る。
【０００９】従ってオペレータは、多数のオペレーショ
ンを行うプロセッサからいくつかのオペレーションを免
除させる。
【００１０】更に、プロセッサを含むビタビアルゴリズ
ム処理装置において、オペレータは、ｊ＜２n-1 のとき
に入力値から、状態Ｅj のランクｒの最大メトリックＭ
ｅｔr ( Ｅj ) 及び対応する( ｒ−ｎ) 番目のビットだ
けでなく、状態Ｅj+a のランクｒの最大メトリックＭｅ
ｔr ( Ｅj+a ) （ａは２n-1 ）及び対応する( ｒ−ｎ)
ビットを設定し、Ｍｅｔr ( Ｅj+a ) が２つの式、即ち
第１の式Ｍｅｔr-1( Ｅ2j) −Ｐｒ( ｂ( ｒ) ＝０／Ｅ
2j) 及び第２の式Ｍｅｔr-1 ( Ｅ2j+1) −Ｐｒ ( ｂ(
ｒ) ＝０／Ｅ2j+1) のうちの大きい方の値をとるように
設定するオペレータを含む。
【００１１】プロセッサを含むビタビアルゴリズム処理
装置の第１の実施態様においては、オペレータが少なく
とも１つのデータバス及び１つの制御バスを介してプロ
セッサに接続されている。オペレータは４つの入力レジ
スタを含み、各レジスタの入力はデータバスの１つに接
続されており、第１レジスタはＭｅｔr-1 ( Ｅ2j) の値
を受容し、第２レジスタはＰｒ( ｂ( ｉ) ＝０／Ｅ2j)
の値を受容し、第３レジスタはＭｅｔr-1 ( Ｅ2j＋１)
の値を受容し、第４レジスタはＰｒ( ｂ( ｉ)＝０／Ｅ
2j+1) の値を受容する。オペレータはまた、第１及び第
２の計算回路を含み、各回路は、制御信号に応じて最初
の２つの入力レジスタ及び最後の２つの入力レジスタの
内容の和または差の値を第１及び第２の結果として夫々
生成する。オペレータはまた、第１の結果が第２の結果
よりも小さいときに値１、逆の場合に値０の出力信号を
送出する比較器と、比較器によって制御されており値が
大きいほうの結果を出力信号として発生するマルチプレ
クサを含む。オペレータは更に、３つの出力レジスタを
含み、各レジスタの出力はデータバスに接続され、第１
及び第２レジスタはマルチプレクサの出力信号を受信
し、値Ｍｅｔr ( Ｅj) 及びＭｅｔr ( Ｅj+a ) を夫々
記憶し、第３レジスタは上記メトリックに対応するビッ
トシーケンスの( ｒ−ｎ) 番目のビットから成る比較器
の出力信号を受信する。オペレータは更に、制御バスに
プロセッサによってアドレスされた情報に基づき、前記
４つの入力レジスタ、前記第１、第２の計算回路、及び
前記３つの出力レジスタを制御する制御モジュールを含
む。
【００１２】プロセッサを含むビタビアルゴリズム処理
装置においては更に、第３出力レジスタが所与のランク
の２n 個の最大メトリックに対応するすべてのビットシ
ーケンスの( ｒ−ｎ) 番目のビットを記憶するように設
計されている。
【００１３】プロセッサを含むビタビアルゴリズム処理
装置においては更に、該プロセッサが２つのデータバス
を含み、第１及び第３の入力レジスタの入力が第１デー
タバスに接続され、第２及び第４の入力レジスタの入力
が第２データバスに接続され、第１の出力レジスタの出
力が第１データバスに接続され、第２の出力レジスタの
出力が第２データバスに夫々接続されている。
【００１４】好ましくは、プロセッサを含むビタビアル
ゴリズム処理装置において、オペレータは、状態Ｅ2k及
びＥ2k+1に関して、これらの状態に対応付けされたビッ
トシーケンスのｒ番目のビットが、ｒ番目のビットに結
合された伝送ビットシーケンスのビット重みと状態
Ｅ2k、Ｅ2k+1を示すために用いられた数ｋと伝送オペレ
ーションを定義する初期ビットシーケンスと伝送された
ビットシーケンスとの間の関係とに従って決められた所
定の状態をもつような条件付き確率を設定する補助的手
段を含む。
【００１５】従って、オペレータに含まれる素子の数は
増えるかも知れないが、プロセッサのいくつかの計算が
免除され、従って処理に要する時間が更に短縮される。
【００１６】プロセッサを含むビタビアルゴリズム処理
装置の第２の実施態様においては、オペレータが少なく
とも１つのデータバス及び制御バスを介してプロセッサ
に接続されている。オペレータは、データバスに接続さ
れた入力を夫々有し且つ重みの１つを夫々記憶する４つ
の転送レジスタと、転送レジスタの出力に接続され、ビ
ットシーケンスの２n 個の状態の１つを識別する値ｊが
供給され、条件付き確率を生成するために伝送オペレー
ションを定義する関係を設定するワイヤード算術演算ユ
ニットとを含む。オペレータは４つの入力レジスタを含
み、データバスに接続された入力を有する第１の入力レ
ジスタは、値Ｍｅｔr-1 ( Ｅ2j) を受容し、第２レジス
タはワイヤード算術演算ユニットから供給された値Ｐｒ
( ｂ( ｒ) ＝０／Ｅ2j) を記憶し、データバスに接続さ
れた入力を有する第３レジスタは値Ｍｅｔr-1 (
Ｅ2j+1) を受容し、第４レジスタはワイヤード算術演算
ユニットから供給された値Ｐｒ( ｂ( ｒ) ＝０／
Ｅ2j+1) を記憶する。オペレータはまた、第１及び第２
の計算回路を含み、これらの回路は夫々、制御信号に応
じて、最初の２つの入力レジスタ及び最後の２つの入力
レジスタの内容の和または差の値を第１及び第２の結果
として生成する。オペレータは、第１の結果が第２の結
果よりも小さいときに値１、逆の場合に値０の出力信号
を送出する比較器と、比較器によって制御され大きいほ
うの値を有する結果を出力信号として生成するマルチプ
レクサとを含む。オペレータは更に３つの出力レジスタ
を含み、その出力の各々はデータバスに接続され、第１
及び第２の出力レジスタは、マルチプレクサの出力信号
を受信し、値Ｍｅｔr ( Ｅj ) 及びＭｅｔr ( Ｅj+a )
をそれぞれ記憶し、第３出力レジスタはこれらのメトリ
ックに対応するビットシーケンスの(ｒ−ｎ) 番目のビ
ットから成る比較器の出力信号を受信する。オペレータ
は、制御バスにプロセッサによってアドレスされた情報
に基づき、前記４つの入力レジスタ、前記第１、第２の
計算回路、及び前記３つの出力レジスタを制御する制御
モジュールを含む。
【００１７】更に、プロセッサを含むビタビアルゴリズ
ム処理装置において、第３出力レジスタは、所与のラン
クの２n 個の最大メトリックに対応するすべてのビット
シーケンスの( ｒ−ｎ) 番目のビットを記憶するように
設計されている。
【００１８】プロセッサを含むビタビアルゴリズム処理
装置においては更に、プロセッサが２つのデータバスを
含み、転送レジスタの入力が第１及び第２のデータバス
に分配されており、第１の入力レジスタの入力が第１デ
ータバスに接続され、第３の入力レジスタの入力が第２
データバスに接続され、第１の出力レジスタの出力が第
１のデータバスに接続され、第２の出力レジスタの出力
が第２のデータバスに接続されている。
【００１９】いずれの実施態様を採用するかにかかわり
なく、プロセッサを含むビタビアルゴリズム処理装置に
おいて、オペレータを構成するレジスタのうちの少なく
とも１つがプロセッサに組み込まれてもよい。
【００２０】プロセッサを含むビタビアルゴリズム処理
装置の第１の用途では、伝送オペレーションが畳込み符
号化であり、伝送されたビットシーケンスの復号が実行
される。
【００２１】プロセッサを含むビタビアルゴリズム処理
装置の第２の用途では、伝送オペレーションが伝送され
たビットシーケンスへの符号間干渉（ある識別区間の信
号受信時に干渉する他の１個以上の識別区間の信号から
の外来エネルギによる妨害）の導入であり、該ビットシ
ーケンスの等化が実行される。
【００２２】添付図面に示す非限定実施例に基づく以下
の詳細な記載より本発明の種々の特徴及び利点がより十
分に理解されよう。
【００２３】
【実施例】２つの図に共通の素子を同じ参照符号で示
す。
【００２４】ビタビアルゴリズムは、伝送されたビット
シーケンスから初期ビットシーケンスを推定する問題に
解決を与える。伝送されたビットシーケンスは、伝送媒
体、符号化または既知の結果を与える別の任意の手段に
よる初期ビットシーケンスの何らかの変更の後に得られ
たものである。これらの変更を伝送オペレーションとい
う汎用用語で表現する。各初期ビットシーケンスの推定
は、伝送されたビットシーケンスが当該初期ビットシー
ケンスから生成された確率を計算することによって行な
う。最大確率を有するビットシーケンスを初期ビットシ
ーケンスの解とする。
【００２５】ビタビアルゴリズムを以下に説明する。
【００２６】入力は： 長さＬｔの伝送されたビットシーケンスを特性付けるＬ
ｔ個の確率の集合；これらの確率の各々が伝送されたビ
ットシーケンスＢＴ( ｉ) 〔ｉは１〜Ｌｔのすべての
値〕の１ビットの値を特性付ける；及び、 伝送オペレーションが行なわれる環境を特性付けるパラ
メータ； である。
【００２７】このアルゴリズムにおいては概して、計算
を標準化するために重み付けの概念を使用する。重み
は、１ビットの値の確率の関数として式：
【００２８】
【数１】
【００２９】によって定義される。
【００３０】上記式中、Probabilite (BT(i)=1) は、伝
送されたビットシーケンスのｉ番目のビットＢＴ( ｉ)
の値が１である確率を表し、同様に、Probabilite (BT
(i)=0) は、ビットＢＴ( ｉ) の値が０である確率を表
す。また、Pondmax は最大重みを表す。
【００３１】従って、伝送されたビットシーケンスのビ
ットの値のＬｔ個の確率に対応するＬｔ個の重みのシー
ケンスが入力に得られると考えられる。これらの重みの
各々は、ｐｏｎｄｍａｘと−ｐｏｎｄｍａｘとの間で変
動し得る。伝送オペレーションが行なわれる環境を特性
付けるパラメータは、初期ビットシーケンスのビットと
伝送されたビットシーケンスのビットとの間に存在する
関係、即ち、伝送によって導入される不測の冗長性を定
義し得る。従って、伝送されるビットシーケンスの長さ
Ｌｔは式Ｌｔ＝Ｌ×Ｔ〔Ｌは初期ビットシーケンスの長
さ、Ｔは冗長度のオーダ〕を満たすと考えられる。
【００３２】より詳細には、これらのパラメータは、伝
送されたビットシーケンスのビットＢＴ( ｉ) とその元
になる初期ビットシーケンスのｎ＋１個のビットｂ(
ｉ) との間の関係を定義する。従って、式：
【００３３】
【数２】
【００３４】によって示されるＴ個の関係が存在する。
【００３５】上式において、ＢＴ( ｉ．Ｔ) は伝送され
たビットシーケンスのｉ＋Ｔ番目のビットを表し、同様
にＢＴ( ｉ．Ｔ＋１) は伝送されたビットシーケンスの
ｉ＋Ｔ＋１番目のビットをＢＴ( ｉ．Ｔ＋２) は伝送さ
れたビットシーケンスのｉ＋Ｔ＋２番目のビットをそれ
ぞれ表す。またＦm （ｍ＝１〜Ｔ）は、ビットＢＴ(ｉ)
と初期ビットシーケンスのｎ＋１個のビットと関係を
表す関数である。
【００３６】例えば、比１／Ｔの畳み込み符号化はオー
ダＴの冗長性を導入し、伝送されたビットと伝送すべき
ビットとの間にＴ個の関係を記述する。
【００３７】符号間干渉の付いたチャネルでディジタル
信号を伝送すると、冗長性が導入されず、１つの関係だ
けが定義される( Ｔ＝１、従ってＬｔ＝Ｌ) 。
【００３８】入力は、ビタビアルゴリズムの出力に、伝
送されたビットシーケンスに対応する初期ビットシーケ
ンスであるという確率が最も高いＬビットのビットシー
ケンスを与える。
【００３９】最大確率を直接得ようとする場合、長さＬ
のビットシーケンスに対して、可能な２L 個のビットシ
ーケンスの２L 個の確率の計算が必要であり、大きさＬ
のオーダからみてこれらの計算にはかなりの時間を要す
るであろう。ビタビアルゴリズムは、確率計算の数をか
なり減らすことによって問題を解決し得る。ビットシー
ケンスの信憑性の確率を計算するために、伝送された各
ビットと該ビットに対応するｎ＋１個の伝送すべきビッ
トとをつなぐ関係を考察し、最大確率を有するビットシ
ーケンスの( １ビットずつの) プログレッシブな推定を
行うので、計算回数を減らすことができる。
【００４０】これらのＴ個の関係から、先行ｎビット及
び伝送されたビットの重みを認識し、初期ビットシーケ
ンスのビットｂ( ｉ) が２進記号Ｘに等しくなる確率Ｐ
ｒm( ｂ( ｉ) ＝Ｘ)(ｍ＝１〜Ｔ) のＴ個の式を記述す
るＴ個の新しい関係を定義する。
【００４１】
【数２】
【００４２】関数Ｆm から関数Ｇm ( ｍ＝１〜Ｔ) への
移行の普遍的記述は難しい。何故なら、これらの関係は
伝送オペレーションにのみ依存するからである。しかし
ながら、関数Ｆm 及び伝送されたビットの重みが認識で
きれば必然的に関数Ｇm も認識できる。
【００４３】具体的な例で以下に説明する。
【００４４】関数Ｇm は、式：
【００４５】
【数４】
【００４６】を満たすｂ( ｉ) の値の確率の式を定義す
る。
【００４７】上記式において、Proba(b(i)=X) 及びProb
a(b(i)=1-X) はそれぞれ初期ビットシーケンスのｉ番目
のビットがＸである確率、及び１−Ｘである確率を示
す。
【００４８】従って、ｂ( ｉ) の値がＸである総確率
は、式：
【００４９】
【数５】
【００５０】によって定義される。
【００５１】従ってこの式は、ｂ( ｉ) に先行するｎビ
ットが与えられたときのｂ( ｉ) の値の条件付き確率に
対応し、Ｐｒ( ｂ( ｉ) ＝Ｘ／ｎ) で示される。
【００５２】次に、Ｌ個の２進記号Ｘi （ｉ＝１〜Ｌ）
から形成された推定すべきビットシーケンスのメトリッ
クを式：
【００５３】
【数６】
【００５４】によって定義する。
【００５５】−初期ビットシーケンスの最初のｎ個のビ
ットに対して： これらのビットは長さｎの推定すべきビットシーケンス
のディジタルサブシーケンスを形成する。可能な２n 個
のビットシーケンスの２n 個のメトリックを式( １) に
従って計算する。
【００５６】−その直後の１ビットに対して： ２n+1 個のビットシーケンスが存在し得る。先行メトリ
ックの繰返し計算を用い、ビットシーケンスの最大信憑
性、即ち最重要メトリックの基準に従って誤りシーケン
スを除去することによって、ビットシーケンスの存在数
を最大確率のビットシーケンスの数、即ち２n 個まで減
らす。
【００５７】ビットｂi ( ｉ＝２〜ｎ＋１) を固定した
式：
【００５８】
【数７】
【００５９】で示される２つの２進ビットシーケンスか
ら最重要メトリックを有するｎ＋１ビットのビットシー
ケンスを選択する。
【００６０】この選択を実行するためには、循環式：
【００６１】
【数８】
【００６２】によって２つのシーケンスＳ０及びＳ１の
２つのメトリックＭｅｔ( Ｓ０) 及びＭｅｔ( Ｓ１) を
計算する必要がある。
【００６３】上式において、Pr(b(n+1)=b n+1 /n) は、
初期ビットシーケンスの先行するｎビットが与えられた
ときにｎ＋１番目のビットｂ( ｎ＋１) が値ｂn+1 とな
る条件付き確率を表す。
【００６４】等式の右辺に存在するメトリックは先の計
算から既知である。従って、先行ｎビットの値が与えら
れたときにビットｂ( ｎ＋１) が値ｂn+1 である条件付
き確率の式を示すＰｒ( ｂ( ｎ＋１) ＝ｂn+1 ／ｎ) を
計算すればよい。
【００６５】ここで、最大メトリックのシーケンスと該
シーケンスに対応するメトリックとを記憶し、最大メト
リックのシーケンスの第１ビットを選択する。
【００６６】シーケンスＳ０及びＳ１の対は２n 個存在
し得る。従って、この手順を２n 回実行し、各シーケン
スの第１ビットの値に関する選択を行うと、提示された
２n+1 のなかから最大確率の２n 個のシーケンスに対応
する２n 個のメトリックが計算される。
【００６７】これらの選択は、シーケンス内の第１ビッ
トの信憑性の最大確率に対応する。従って、ｎ＋１個の
ビットから形成された２n 個の予め選択されたシーケン
スの第１ビットの値が固定される。
【００６８】−その後のビットに対して： ( ｎ＋２番目に対応する) 次の１ビットに対しては、上
記の手順と同じ手順で、最初のｎ＋２個のビットから形
成された２n+1 個のシーケンスのなかから最大確率の２
n 個のシーケンスを推定し得る。
【００６９】実際、最初のｎ＋２個のビットによって形
成されたシーケンスは合計で２n+ 1 個存在し得る。何故
なら、これらのシーケンスに対して先に行った第１ビッ
トの選択を考慮するからである。従って、これらのシー
ケンスに関してはｎ＋１個の可変ビットだけが得られる
ので、２n+1 個の組み合わせが可能である。
【００７０】次に、前記と同様にして、可能な２n+1 個
のシーケンスの第２ビットを固定し、その結果提示され
た２n+1 個のシーケンスのなかから最大確率の２n 個の
シーケンスを推定する。
【００７１】ビットｂi ( ｉ＝３〜ｎ＋２) が固定され
ており且つ先に選択された第１ビットとしてビットＢ１
S0及びＢ１S1を有する式：
【００７２】
【数９】
【００７３】で示される２つの２進シーケンスから最重
要メトリックを有するｎ＋２ビットのシーケンスを選択
する。
【００７４】次に、先行ｎビットを特性付ける２つのシ
ーケンスＳ０''及びＳ１''とこれらのシーケンスに関連
した条件付き確率とを用い、以下の循環式によって２つ
のシーケンスＳ０’及びＳ１’の２つのメトリックＭｅ
ｔ( Ｓ０’) 及びＭｅｔ( Ｓ１’) を計算する。
【００７５】
【数１０】
【００７６】等式の右辺に存在するメトリックは先の計
算から既知なので、シーケンスＳ０''及びＳ１''のもと
でｎ＋２番目のビットｂ( ｎ＋２) が値ｂn+2 となる条
件付き確率を計算するだけでよい。
【００７７】最大メトリックのシーケンスと該シーケン
スに対応するメトリックとを記憶し、最大メトリックの
シーケンスの第１ビットを選択する。
【００７８】予想される２n 個のシーケンスＳ０’及び
Ｓ１’についてこの手順を２n 回実行する。前記と同様
に、２n+1 個のシーケンスの第２ビットの値に関する選
択を実行することによって、提示された２n+1 個のなか
から最大確率の２n 個のシーケンスを計算できる。これ
らの選択は、シーケンス内のビットの信憑性の最大確率
に対応する。
【００７９】( ランクｎ＋３〜Ｌに位置する) 以後のビ
ットに対しては、同じ手順で２n 個のシーケンスの最初
のＬ−ｎ個のビットを該ビットの最大確率に従って１つ
ずつ選択し、その結果として最大確率の２n 個のビット
を選択し得る。
【００８０】アルゴリズムが終了すると、提示された２
n 個のシーケンスのなかから最大確率のシーケンス、即
ち最重要メトリックを有するシーケンスに対応するシー
ケンス解を選択する。
【００８１】次に、今後有用な変数を定義する。
【００８２】拘束長さはｎ＋１に等しく、伝送オペレー
ションを翻訳する関係によってつながれた伝送すべき連
続ビットの数を定義する。
【００８３】アルゴリズムの１つの状態は、ｎより大き
い長さｌを有し最終ｎビットだけが変数であるシーケン
スを定義する。従って、各状態Ｅj は、ｎビットの、数
ｊによって示されるシーケンスＳj を特性付ける。
【００８４】
【数１１】
【００８５】ビタビアルゴリズムのより普遍的な公式に
おいては、ビットＢＳ０j ( ｉ) 及びＢＳ１j ( ｉ)
〔ｉ＝１〜ｒ−ｎ−１〕が先行段階で固定されており且
つｒが１つのランクを示すような以下の２つのシーケン
スＳ０j , Ｓ１j の１つを選択する。
【００８６】 Ｓ0 j : ＢＳ0 j (1),ＢＳ0 j (2),...,ＢＳ0 j ( ｒ−
ｎ−1),0, ｂr-n+1 ,..., ｂr-1 , ｂr Ｓ1 j : ＢＳ1 j (1),ＢＳ2 j (2),...,ＢＳ0 j ( ｒ−
ｎ−1),1, ｂr-n+1 ,..., ｂr-1 , ｂr 長さｒを有するこれらの２つの２進シーケンスは、最終
ｎビットが同じなので同じ状態Ｅj に対応する。慣例に
従ってこれらのシーケンスに対応するメトリックをラン
クｒと呼びＭｅｔr で示す。
【００８７】次に、各ｊ( ｊ＝０．．．２n −１) 毎
に、２つのシーケンスＳ０j 及びＳ１j のランクｒの２
つのメトリックＭｅｔr ( Ｓ０j ) 及びＭｅｔr ( Ｓ１
j ) を式： Ｍｅｔr ( Ｓ０j ）＝Ｍｅｔr-1 ( Ｓ０' j ）＋Ｐｒ(
ｂ( ｒ) ＝ｂr ／Ｓ０''j ) Ｍｅｔr ( Ｓ１j ）＝Ｍｅｔr-1 ( Ｓ１' j ）＋Ｐｒ(
ｂ( ｒ) ＝ｂr ／Ｓ１''j )〔但し
【００８８】
【数１２】
【００８９】である〕に従って計算し、最重要メトリッ
クを有するシーケンスを最大確率のシーケンスとして選
択する。
【００９０】先に与えられたシーケンスの状態の定義を
用い数ｃ＝ｂr ×２n を導入すると、シーケンスＳ０'
j 及びＳ１' j は、先の段階で保留されたシーケンスの
状態Ｅ2j-c及びＥ2j+1-cにそれぞれ対応することがわか
る。先の段階で保留されたシーケンスの最終ビットがシ
ーケンスＳ０''j 及びＳ１''1 をそれぞれ形成する。
【００９１】次に、対応する状態Ｍｅｔr ( Ｓ０j ) 及
びＭｅｔr ( Ｓ１j ) がそれぞれＭｅｔ０r ( Ｅj ) 及
びＭｅｔ１r ( Ｅj ) で置換された新しい識別名のシー
ケンスに対して先の公式と等価の新しい公式を定義し得
る。
【００９２】 Ｍｅｔ０r ( Ｅj ）＝Ｍｅｔr-1 ( Ｅ2j-c）＋Ｐｒ( ｂ
( ｒ) ＝ｂr ／Ｅ2j -c) Ｍｅｔ１r ( Ｅj ）＝Ｍｅｔr-1 ( Ｅ2j+1-c）＋Ｐｒ(
ｂ( ｒ) ＝ｂr ／Ｅ2j+1-c) 次に、シーケンスの状態Ｅj のランクｒの最大メトリッ
クを、ＭＡＸ〔Ａ, Ｂ〕が２つの値Ａ及びＢの大きいほ
うを示す次の式： Ｍｅｔr ( Ｅj ) ＝ＭＡＸ〔Ｍｅｔ１r ( Ｅj ),Ｍｅｔ０r ( Ｅj ) 〕 によって定義する。
【００９３】最大メトリックに従って２n 個のシーケン
ス解の( ｒ−ｎ) 番目のビットを選択する。
【００９４】先に計算された可能なｒ−１ビットの２n
個のシーケンスの状態のランクｒ−１の２n 個の最大メ
トリックから、最大確率のｒビットの２n 個のシーケン
スの状態Ｅj ( ｊ＝０, ．．．, ２n −１) のランクｒ
の２n 個の最大メトリックを計算する手順を繰り返す。
【００９５】次に、最終ビットだけが異なっている２つ
のビットシーケンスに対応する２つの特定状態Ｅj , Ｅ
j+a 〔ｊ＜２n-1 〕を考察する。即ちａ＝２n-1 のとき
これらの状態は式： Ｅj ＝ｂr-n+1 ，ｂr-n+2 ，... ，ｂr-2 ，ｂr-1 ，０ Ｅj+a ＝ｂr-n+1 ，ｂr-n+2 ，... ，ｂr-2 ，ｂr-1 ，１ で示される。
【００９６】状態Ｅj に対応付けられたメトリックの場
合、最終ビットｂr が０なので、先に定義した数ｃは０
である。従って状態Ｅj に対応付けられたランクｒのメ
トリックの式は以下のごとく書き替えられる。
【００９７】 Ｍｅｔ０r ( Ｅj ）＝Ｍｅｔr-1 ( Ｅ2j）＋Ｐｒ( ｂ( ｒ) ＝０／Ｅ2j) Ｍｅｔ１r ( Ｅj ）＝Ｍｅｔr-1 ( Ｅ2j+1）＋Ｐｒ( ｂ( ｒ) ＝０／Ｅ2j+1) 状態Ｅj+a に対応付けられたメトリックの場合、最終ビ
ットｂr が１なので、先に定義した数ｃは２n である。
Ｐｒ( ｂ( ｒ) ＝１／Ｅj ) 及びＰｒ( ｂ( ｒ) ＝０／
Ｅj ) が同じ絶対値を有し且つ反対の符号を有すること
を考慮すると、状態Ｅj+a に対応付けされたランクｒの
メトリックを以下の式に書き替えることができる。
【００９８】 ｃ＝２ａ ２( ｊ＋ａ) −ｃ＝２ｊ ２( ｊ＋ａ) ＋１−ｃ＝２ｊ＋１ Ｍｅｔ０r ( Ｅj+a ）＝Ｍｅｔr-1 ( Ｅ2j）−Ｐｒ( ｂ( ｒ) ＝０／Ｅ2j) Ｍｅｔ１r ( Ｅj+a ）＝Ｍｅｔr-1 ( Ｅ2j+1）−Ｐｒ( ｂ( ｒ) ＝０／Ｅ2j +1 ) その結果として、状態Ｅj , Ｅj+a に対応付けされたラ
ンクｒの最大メトリックを状態Ｅ2j, Ｅ2j+1に対応付け
されたランクｒ−１の最大メトリックとこれらの２つの
最新状態に関するｒ番目のビットｂ( ｒ) の条件付き確
率の式とを用いて計算できる。
【００９９】本発明は、これらの計算を実行するため
に、信号のディジタル処理プロセッサに結合された専用
オペレータを装置内で使用するという解決を提案する。
当業者に容易な多少の変更を与えることによって、状態
Ｅj に関連するランクｒの最大メトリックを計算できさ
えすれば本発明の適用が可能である。
【０１００】ビタビアルゴリズムの処理は３段階、即ち
初期段階と繰り返し段階と最終段階とに分解できる。
【０１０１】初期段階では、ランクｎの最大メトリック
Ｍｅｔn ( Ｅj ) を設定する。
【０１０２】公知技術に従い、初期シーケンスの前に伝
送された既知のｎ個の保存ビットからこれらのメトリッ
クを計算する。保存ビットが準備されていないときは、
初期シーケンスのビットの条件付き確率を使用すること
なく、伝送されたビットの重みからこれらのメトリック
を直接計算する。
【０１０３】特に本発明に関係の深い繰り返し段階に関
しては後述する。多数のスペレーションが必要で長時間
を要するのはこの段階である。
【０１０４】最終段階では、先行段階で計算されたラン
クＬの最大メトリックから最大確率の初期シーケンスを
定義する。初期段階と全く同様にこの段階は当業者に公
知である。
【０１０５】次に繰り返し段階を説明する。この段階で
は、ランクｎの最大メトリックからランクＬの最大メト
リックを設定する。
【０１０６】この段階は、初期シーケンスのビットｂ(
ｉ) の指数ｉがｎ＋１〜Ｌまでのすべての値をとるよう
な第１ループの形態を有する。この第１ループは、アル
ゴリズムの状態Ｅj に対応付けられた指数ｊが０〜２
n-1 のすべての値をとるように増分される第２ループを
含む。
【０１０７】状態Ｅｊに対応付けられたｊ番目のシーケ
ンスの( ｉ−ｎ) 番目のビットの値をｃｈ( ｉ, ｊ) と
おく。この値は、Ｍｅｔ１i ( Ｅj ) ＞Ｍｅｔ０i ( Ｅ
j )のときは１であり、逆の場合は０である。
【０１０８】ループ１：ｉ＝ｎ＋１〜Ｌに対して以下の
演算を行う： 初期化 ループ２：ｊ＝０〜２n-1 −１に対して以下の演算を行
う： Ｍｅｔ０i ( Ｅj ）＝Ｍｅｔi-1 ( Ｅ2j）＋Ｐｒ( ｂ( ｉ) ＝０／Ｅ2j) Ｍｅｔ１i ( Ｅj ）＝Ｍｅｔi-1 ( Ｅ2j+1）＋Ｐｒ( ｂ( ｉ) ＝０／Ｅ2j+1) Ｍｅｔi ( Ｅj ) ＝ＭＡＸ[ Ｍｅｔ１i ( Ｅj ),Ｍｅｔ０i ( Ｅj )] ｃｈ( ｉ, ｊ) ＝Ｍｅｔi ( Ｅj ) に対応するｊ番目の
シーケンスの( ｉ−ｎ) 番目のビット Ｍｅｔ０i ( Ｅj+a ）＝Ｍｅｔi-1 ( Ｅ2j）−Ｐｒ( ｂ( ｉ) ＝０／Ｅ2j) Ｍｅｔ１i ( Ｅj+a ）＝Ｍｅｔi-1 ( Ｅ2j+1）−Ｐｒ( ｂ( ｉ) ＝０／Ｅ2j +1 ) Ｍｅｔi ( Ｅj+a ) ＝ＭＡＸ[ Ｍｅｔ１i ( Ｅj ),Ｍｅｔ０i ( Ｅj )] ｃｈ( ｉ, ｊ＋ａ) ＝Ｍｅｔi ( Ｅj+a ) に対応するｊ
＋ａ番目のシーケンスの( ｉ−ｎ) 番目のビット ループ２終了 更新 ループ１終了。
【０１０９】わかり易くするために、「初期化」段階及
び「更新」段階を挿入した。これらの段階は当業者に公
知であり、特に、プロセッサに結合されるメモリを最適
に設計することが可能である。
【０１１０】本発明の第１の実施態様においては、プロ
セッサによって実行される条件付き確率の計算以外の第
２ループの全部のオペレーションをオペレータが実行す
る。
【０１１１】第２ループの繰返し毎にオペレータの入力
は： Ｍｅｔi-1 （Ｅ2j) Ｐｒ( ｂ( ｉ) ＝０／Ｅ2j) Ｍｅｔi-1 （Ｅ2j+1) Ｐｒ( ｂ( ｉ) ＝０／Ｅ2j+1) を受容する。
【０１１２】第２ループの繰返し毎にオペレータの出力
は： Ｍｅｔi ( Ｅj ) Ｍｅｔi ( Ｅj+a ) を供給する。
【０１１３】第１ループの繰返し毎にオペレータの出力
は： ｃｈ( ｉ, ｊ) 〔ｊ＝０〜２n −１〕 を供給する。
【０１１４】第１ループの初期化段階で、第２ループの
外部でｊが０に初期化されたと想定すると、ループの各
繰返し毎にｊの値が自動的に増分されるので、オペレー
タがｊの値を認識する必要はない。
【０１１５】更に、第１ループの更新段階で、種々のシ
ーケンスの( ｉ−ｎ) 番目のビットの値が第２ループの
外部で読取られると考えてよい。
【０１１６】プロセッサは所謂「ＨＡＲＶＡＲＤ」型ア
ーキテクチャ、即ち並列マルチバスアーキテクチャを有
する。従ってプロセッサは、複数データの並列転送を実
行し得る複数のデータバスを有する。
【０１１７】この実施態様では、プロセッサが独立の２
つのデータを並列に転送し得る少なくとも２つのデータ
バスを有する。
【０１１８】本発明はまた、当業者に容易ないくつかの
変更を与えることによってプロセッサがデータバスを１
つだけ有する場合にも使用できる。但し処理時間は延長
される。
【０１１９】オペレータの制御は、プロセッサのアドレ
スバスによって行われてもよく、この場合には該バスに
存在する情報の復号が行なわれる。また、オペレータの
制御が、プロセッサの命令バスによって行なわれてもよ
く、この場合には、適応性がより大きい。どちらを使用
するかにかかわりなく、オペレータを制御するバスをプ
ロセッサの制御バスと呼ぶ。
【０１２０】次に、図１に示す特定回路によるビタビア
ルゴリズム処理を説明する。この回路は単なる１つの実
施例であり、本発明の範囲内で他の多くの変形が可能で
ある。
【０１２１】オペレータＯ１は、２つのデータバスＤＢ
１, ＤＢ２と制御バスＣＢとを介してプロセッサＤＳＰ
に接続されている。該オペレータは４つの入力レジスタ
を含み、第１レジスタＩ１及び第３レジスタＩ３の入力
は第１データバスＤＢ１に接続され、第２レジスタＩ２
及び第４レジスタＩ４の入力は第２データバスＢＤ２に
接続されている。オペレータは第１計算回路ＡＳ１を含
み、該回路は、制御信号に応じて、第１入力レジスタＩ
１及び第２入力レジスタＩ２に存在するデータの加算ま
たは減算の第１結果Ｒ１を生成する。オペレータはまた
第２計算回路ＡＳ２を含み、該回路は、制御信号に応じ
て、第３入力レジスタＩ３及び第４入力レジスタＩ４に
存在するデータの加算または減算の第２結果Ｒ２を生成
する。オペレータＯ１は更に、比較器ＣＯＭＰを含み、
該比較器は、第２結果Ｒ２が第１結果Ｒ１よりも大きい
ときに状態１、逆の場合に状態０の選択信号を発生す
る。オペレータはまた、マルチプレクサＭＵＸを含み、
該マルチプレクサは、選択信号の値が０であるか１であ
るかに従って第１結果Ｒ１または第２結果Ｒ２を出力信
号Ｍとして送出する。オペレータはまた、３つの出力レ
ジスタを含み、第１出力レジスタＳ１及び第２出力レジ
スタＳ２の入力はマルチプレクサの出力信号Ｍを受信
し、シフトレジスタ型の第３の出力レジスタＳ３は、選
択信号ＣＨの種々の値を順次記憶する。第１出力レジス
タＳ１及び第３出力レジスタＳ３の出力は第１データバ
スＤＢ１に接続され、第２出力レジスタＳ２の出力はデ
ータバスＤＢ２に接続されている。オペレータは最後
に、制御モジュールＣを含み、該モジュールは制御バス
ＣＢに存在する情報に応じてオペレータの種々の素子の
制御信号を発生する。これらの信号は：第１入力レジス
タＩ１及び第２入力レジスタ宛ての第１制御信号Ｃ１
と、第３入力レジスタＩ３及び第４入力レジスタＩ４宛
ての第２制御信号Ｃ２と、２つの計算回路ＡＳ１, ＡＳ
２を加算モードまたは減算モードに位置決めする第３制
御信号Ｃ３と、第１出力レジスタＳ１宛ての第４制御信
号Ｃ４と、第２出力レジスタＳ２宛ての第５制御信号Ｃ
５と、第３出力レジスタＳ３宛ての第６制御信号Ｃ６と
から成る。
【０１２２】一般に１つの組み合わせ論理回路から成る
制御モジュールＣの機能は、後述する装置によって実行
される連続オペレーションから当業者には容易に理解さ
れるであろうから、該制御モジュールに関しては詳述し
ない。
【０１２３】上述のビタビアルゴリズム処理を完遂する
オペレータ及びプロセッサの役割を以下に詳細に説明す
る。
【０１２４】ループ２： プロセッサＤＳＰによる値Ｐｒ( ｂ( ｉ) ＝０／Ｅ2j)
の計算、プロセッサによる値Ｐｒ( ｂ( ｉ) ＝０／Ｅ２
j+1 ) の計算、値Ｍｅｔi-1 ( Ｅ2j) 及び値Ｐｒ( ｂ(
ｉ) ＝０／Ｅ2j) をプロセッサからオペレータＯ１に転
送、値Ｍｅｔi-1 ( Ｅ２j+1 ) 及び値Ｐｒ( ｂ( ｉ) ＝
０／Ｅ２j+1 ) をプロセッサからオペレータＯ１に転
送、オペレータによるＭｅｔi ( Ｅj ) の計算、ｊ番目
のシーケンスの( ｉ−ｎ)番目のビットＣＨの計算及び
記憶、オペレータによるＭｅｔi ( Ｅj+a ) の計算、(
ｊ＋ａ) 番目のシーケンスの( ｉ−ｎ) 番目のビットＣ
Ｈの計算及び記憶、値Ｍｅｔi ( Ｅj ) 及び値Ｍｅｔi
( Ｅj+a ) をオペレータからプロセッサに転送、 ループ２終了、 シーケンスの( ｉ−ｎ) 番目のビットの２n 個の値をオ
ペレータからプロセッサに転送。
【０１２５】上記演算を実行するために第２ループが行
う命令サイクル数を最適にする必要がある。このサイク
ル数は、オペレータに結合されたプロセッサのタイプ及
び所望のビタビアルゴリズムの用途に依存するので正確
な推定は難しい。しかしながら以下の仮説は可能であ
る。
【０１２６】条件付き確率の計算はプロセッサの１命令
サイクルで十分であり第２ループの内部で実行されるで
あろう。
【０１２７】プロセッサは１つの命令サイクル中に１回
のオペレーションと２回のデータ転送とを実行し得る。
【０１２８】この場合、オペレータとプロセッサとの間
で並列処理を行なうことによって、第２ループの７段階
がプロセッサの５命令サイクルで実行される。当業者は
このような処理を「パイプライン」と呼ぶ。これらの２
つの手段は、アルゴリズムの対応する２つの状態
Ｅ2j0 、Ｅ2j0+2 に関して、連続する２つのｊの値Ｊ0
及びＪ0 ＋１を同時に処理する。
【０１２９】第１サイクル中は、プロセッサＤＳＰが、
前記のごとく計算された値Ｍｅｔi-1 ( Ｅ2j0 ) 及び値
Ｐｒ( ｂ( ｉ) ＝０／Ｅ2j0 ) のそれぞれを、第１制御
信号Ｃ１を用いデータバスＤＢ１, ＤＢ２によって第１
入力レジスタＩ１及び第２入力レジスタＩ２に転送す
る。
【０１３０】第２サイクル中は、プロセッサＤＳＰが、
前記のごとく計算された値Ｍｅｔi-1 ( Ｅ2j0+1 ) 及び
値Ｐr ( ｂ( ｉ) ＝０／Ｅ2j0+1 ) のそれぞれを、第２
制御信号を用いデータバスＤＢ１, ＤＢ２によって第３
入力レジスタＩ３及び第４入力レジスタＩ４に転送す
る。
【０１３１】第３サイクル中は、プロセッサＤＳＰが値
Ｐｒ( ｂ( ｉ) ＝０／Ｅ2j0+2 ) を計算する。他方で、
オペレータＯ１は、第３制御信号Ｃ３を用いて２つの計
算回路ＡＳ１, ＡＳ２を加算モードに位置決めすること
によって値Ｍｅｔi ( Ｅj0)を計算し、この値を第４制
御信号Ｃ４を用いて第１出力レジスタＳ１に記憶させ、
対応する( ｉ−ｎ) 番目のビットＣＨを第６制御信号Ｃ
６を用いて第３出力レジスタＳ３に記憶させる。
【０１３２】第４サイクル中は、プロセッサＤＳＰが値
Ｐｒ( ｂ( ｉ) ＝０／Ｅ2j0+3 ) を計算する。他方で、
オペレータＯ１は、第３制御信号Ｃ３を用いて減算モー
ドで値Ｍｅｔi ( Ｅj0+a) を計算し、この値を第５制御
信号Ｃ５を用いて第２出力レジスタＳ２に記憶させ、対
応する( ｉ−ｎ) 番目のビットＣＨを第６制御信号Ｃ６
を用いて第３出力レジスタＳ３に記憶させる。
【０１３３】第５サイクル中は、プロセッサＤＳＰが２
つのデータバスＤＢ１, ＤＢ２から値Ｍｅｔi ( Ｅj0)
及びＭｅｔi ( Ｅj0+a) を得る。
【０１３４】第２ループを２n-1 回繰返した後で、オペ
レータＯ１は、( ｉ−ｎ) 番目のビットの種々の値を、
第６制御信号Ｃ６を用い第１データバスＤＢ１を介して
プロセッサＤＳＰに転送する。
【０１３５】更に、条件付け確率の値をｊ0 ＝０に初期
化する段階が必要であると考えられる。この段階は当業
者に容易である。
【０１３６】また、言うまでもなく、オペレータは第３
及び第４のサイクルに予定された処理を該サイクルの持
続時間と適合できる時間内に実行できる。
【０１３７】従って、第１ループに含まれる第２ループ
外部のサイクル数をＥ１とおくと、インタリーブする２
つのループを実行するための総サイクル数Ｎ１は、Ｎ１
＝( Ｌ−ｎ)(２n-1 ×５＋Ｅ１) で示される。
【０１３８】単一信号処理プロセッサが下位のランクの
２つのメトリックから１つの最重要メトリックの計算を
実行する場合に必要な総サイクル数をＮ２とおき、第１
ループに含まれる第２ループ外部のサイクル数をＥ２と
おくと、数Ｎ２は、Ｎ２＝( Ｌ−ｎ) ×( ２n ×８＋Ｅ
２) で示される。
【０１３９】Ｅ１及びＥ２は通常は１０未満であり、ｎ
は一般には４〜７であるから、Ｎ１はＮ２のほぼ１／３
である。
【０１４０】本発明の第２の実施態様においては、オペ
レータが第２ループのすべてのオペレーションを実行す
る。即ち、第１の実施態様で説明したオペレーション以
外に、条件付き確率の計算を実行する。
【０１４１】第２ループの繰返し毎にオペレータの入力
は、 Ｐｏｎｄ( ＢＴ( Ｉ))〔但し、Ｉ＝ｉ. Ｔ, ｉ. Ｔ＋
１, ．．．, ｉ. Ｔ＋Ｔ−１〕 Ｍｅｔi-1 ( Ｅ2j) Ｍｅｔi-1 ( Ｅ2j+1) を受容する。
【０１４２】第２ループの繰返し毎にオペレータの出力
は、 Ｍｅｔi ( Ｅj ) Ｍｅｔi ( Ｅj+a ) を供給する。
【０１４３】第１ループの繰返し毎にオペレータの出力
は、ｃｈ( ｉ, ｊ) 〔但しｊ＝０〜２n-1 〕を供給す
る。
【０１４４】前述のごとく第１ループの初期化段階で第
２ループ外部でｊを０に初期化する。ループの繰返し毎
にｊの値が自動的に増分される。更に、オペレータは第
２ループの繰返し毎に伝送されるビットの重み付けを行
なう必要はなく、重み付けは１回だけ行なわれる。従っ
て、値を初期化する際に、これらの値は、第１ループ内
の第２ループ外でオペレータに転送される。
【０１４５】前述のごとく、種々のシーケンスの( ｉ−
ｎ) 番目のビットの値は更新段階で第１ループ内の第２
ループ外で読取られる。
【０１４６】次に、図２に示す別の回路によるビタビア
ルゴリズムを説明する。使用されるプロセッサは第１の
実施態様で使用したプロセッサと同じである。
【０１４７】選択された実施例では説明をわかり易くす
るためにＴを４に固定した。しかしながら本発明におい
てＴがこの値に限定されないこと、当業者に容易な若干
の変更を与えることによって任意のＴの値を使用し得る
ことを理解されたい。
【０１４８】前述のオペレータＯ１に比べたオペレータ
Ｏ２の違いは以下の素子を含むことである。オペレータ
Ｏ２は４つの転送レジスタを含み、第１転送レジスタＴ
１及び第３転送レジスタＴ３の入力は第１データバスＤ
Ｂ１に接続され、第２転送レジスタＴ２及び第４転送レ
ジスタＴ４の入力は第２データバスＤＢ２に接続されて
いる。オペレータＯ２はまた、Ｐｏｎｄ( ＢＴ( ｉ.
４) ）、Ｐｏｎｄ( ＢＴ( ｉ. ４＋１) ）、Ｐｏｎｄ(
ＢＴ( ｉ. ４＋２) ）及びＰｏｎｄ( ＢＴ( ｉ.４＋３)
）を記憶するために配備された４つの転送レジスタの
出力信号から条件付き確率の式を計算する算術演算ユニ
ットＵＡを含む。
【０１４９】この算術演算ユニットは容易に製造できる
ワイヤード回路である。
【０１５０】第２入力レジスタＩ２は、値Ｐr ( ｂ(
ｉ) ＝０／Ｅ2j) を第２データバスＤＢ２からでなく算
術演算ユニットＵＡから直接受信する。同様に、第４入
力レジスタＩ４は値Ｐｒ( ｂ( ｉ) ＝０／Ｅ2j+1) を算
術演算ユニットＵＡから直接受信する。
【０１５１】更に、転送レジスタ及び算術演算ユニット
を制御するための制御信号が付加されている。これらの
信号は第１の実施態様で説明した機能と同様の機能を果
たすのでここでは詳細に説明しない。また図示しない。
また、第２ループの繰返し数に対応する値ｊを制御モジ
ュールＣから算術演算ユニットＵＡに伝送する状態信号
Ｅが付加されている。
【０１５２】上述のビタビアルゴリズム処理を完遂する
オペレータ及びプロセッサの役割を以下に詳細に説明す
る。
【０１５３】ループ１：ｉ＝ｎ＋１〜Ｌに対して以下の
演算を実行する： Ｐｏｎｄ( ＢＴ( ｉ, ４))、Ｐｏｎｄ( ＢＴ( ｉ, ４＋
１))、Ｐｏｎｄ( ＢＴ( ｉ, ４＋２))及びＰｏｎｄ( Ｂ
Ｔ( ｉ, ４＋３))をプロセッサＤＳＰから４つの転送レ
ジスタＴ１, Ｔ２, Ｔ３, Ｔ４に転送する処理を含む初
期化、 ループ２：ｊ＝０〜２n-1 に対して以下の演算を実行す
る： オペレータＯ２による値Ｐｒ( ｂ( ｉ) ＝０／Ｅ2j) の
計算、オペレータＯ２による値Ｐｒ( ｂ( ｉ) ＝０／Ｅ
2j+1) の計算、値Ｍｅｔi-1 ( Ｅ2j) をプロセッサＤＳ
Ｐからオペレータに転送、値Ｍｅｔi-1 ( Ｅ2j+1) をプ
ロセッサＤＳＰからオペレータに転送、オペレータによ
るＭｅｔi ( Ｅj ) の計算、ｊ番目のシーケンスの( ｉ
−ｎ)番目のビットの計算及び記憶、オペレータによる
Ｍｅｔi ( Ｅj+a ) の計算、( ｊ＋ａ) 番目のシーケン
スの( ｉ−ｎ) 番目のビットの計算及び記憶、値Ｍｅｔ
i ( Ｅj ) 及び値Ｍｅｔi ( Ｅj+a ) をオペレータから
プロセッサに転送、 ループ２終了、 種々のシーケンスの( ｉ−ｎ) 番目のビットの２n 個の
値をオペレータからプロセッサに転送及び更新、ループ
１終了。
【０１５４】第１の実施態様と同様の仮説が可能であ
る。
【０１５５】条件付き確率の計算はプロセッサＤＳＰの
内部で実行されるのであればプロセッサＤＳＰの１つの
命令サイクルで十分であろう。
【０１５６】プロセッサＤＳＰは１つの命令サイクル中
に１回のオペレーションと２回のデータ転送とを実行し
得る。
【０１５７】この場合、オペレータとプロセッサとの間
で並列処理を行なうことによって、第２ループの７段階
がプロセッサの２命令サイクルで実行される。
【０１５８】これらの２つの手段は、アルゴリズムの対
応する２つの状態Ｅ２j0、Ｅ2j0+ 2 に関する連続する２
つのｊの値Ｊ0 及びＪ0 ＋１を同時に処理する。
【０１５９】第１サイクル中は、プロセッサＤＳＰが、
値Ｍｅｔi-1 ( Ｅ2j0+2 ) 及び値Ｍｅｔi-1 (
Ｅ2j0+3 ) を第１入力レジスタＩ１及び第３入力レジス
タＩ３にそれぞれ転送する。他方で、オペレータＯ２は
第１の実施態様と同様に、値Ｍｅｔi ( Ｅj0) 及びＭｅ
ｔi ( Ｅj0+a) を計算し、これらを記憶し、且つ対応す
る(ｉ−ｎ) 番目のビットＣＨを記憶する。
【０１６０】第２サイクル中は、プロセッサＤＳＰが、
値Ｍｅｔi ( Ｅj0) 及びＭｅｔi( Ｅj0+a) を得る。他
方で、オペレータＯ２は、第２入力レジスタＩ２及び第
４入力レジスタＩ４にそれぞれ供給するために値Ｐｒ(
ｂ( ｉ) ＝０／Ｅ2j0+2 )及びＰｒ( ｂ( ｉ) ＝０／Ｅ
2j0+3 ) を算術演算ユニットＵＡにおいて計算する。
【０１６１】第２ループを２n-1 回繰返した後で、オペ
レータＯ２は、( ｉ−ｎ) 番目のビットの種々の値を、
プロセッサＤＳＰに転送する。
【０１６２】ｊ0 ＝０とするために条件付け確率の値の
初期化段階を付加することが必要であると考えられる。
この段階は当業者に容易である。
【０１６３】また、言うまでもなく、オペレータは２つ
の命令サイクルの各々で行なうべき処理を１サイクルの
持続時間と適合性の時間内に実行できる。
【０１６４】従って、第１ループに含まれる第２ループ
外部のサイクル数をＥ３とおくと、インタリーブする２
つのループを実行するための総サイクル数Ｎ３は、 Ｎ３＝( Ｌ−ｎ)(２n-1 ・ ２＋Ｅ３) である。
【０１６５】単一信号処理プロセッサが、下位のランク
の２つのメトリックから１つの最大メトリックの計算を
実行する場合に必要な総サイクル数をＮ４とおき、第１
ループに含まれる第２ループ外部のサイクル数をＥ４と
おくと、数Ｎ４は、 Ｎ４＝( Ｌ−ｎ) ・(２n ・ ８＋Ｅ４) である。
【０１６６】Ｎ３はＮ４よりやや大きいが２つの値は２
n に比べれば小さい。第１の実施態様で与えられた大き
さのオーダを維持する場合、Ｎ３はＮ４のほぼ１／８で
ある。
【０１６７】以上では２つの実施例について説明した。
第２の実施例は処理速度に関してはよりすぐれた性能を
有するが、条件付き確率の式の計算を実行するためにワ
イヤード算術演算ユニットを必要とする。該ユニットの
構造は伝送コンテキストに依存し、従って応用がきき難
い。実際、同じオペレータでビタビアルゴリズムの複数
の使い方をしたい場合には、オペレータが複数の算術演
算ユニットを有し、各ユニットが各１つのアルゴリズム
の使い方に対応する条件付き確率の式を計算するように
しなければならない。従って、オペレータのサイズが大
きくなる。
【０１６８】逆に、第１の実施例では、変更を要せずに
アルゴリズムの種々の使い方が可能である。実際、使い
方を変える場合に必要なアルゴリズムの唯一の変更は、
プロセッサによって計算される条件付き確率の式の定義
を変更するだけである。
【０１６９】これらの２つの実施例は性能も違うしコス
トも違う。所望の仕様に従っていずれかを選択するとよ
い。
【０１７０】本発明のオペレータは異なる２つの方法で
編成され得る。即ち、結合されるプロセッサの完全に外
部に配置されてもよくまたは該プロセッサに一部組み込
まれてもよい。
【０１７１】第１の場合には、オペレータがプロセッサ
から独立している。
【０１７２】第２の場合には、オペレータのいくつかの
レジスタをプロセッサの算術演算ユニット及びデータ論
理に含まれたレジスタによって置換し得る。従って、オ
ペレータが占める表面は小さくなる。
【０１７３】第１の場合には、オペレータとプロセッサ
とが同一素子内に存在してもよくまたは存在しなくても
よい。第２の場合には、プロセッサとオペレータとが同
一素子内に集積されていなければならない。
【０１７４】本発明の構造を説明したので、伝送の分野
における本発明のいくつかの用途を以下に説明する。
【０１７５】信号のディジタル処理におけるビタビアル
ゴリズムの最も普及した２つの用途は、畳込み符号の復
号及び符号間干渉の付いた信号の復調の等化である。
【０１７６】畳込み符号の復号の場合には、ビタビアル
ゴリズムを処理するために、伝送されたシーケンスのビ
ットの値の確率の重み付け、及び、伝送オペレーション
を翻訳する関係、が必要である。
【０１７７】通常は、信号処理において、復号は復調後
に行なわれる。重み付けは復調器によって行われる。伝
送オペレーションを翻訳する関係が畳込み符号化であ
る。この符号化は、式：
【０１７８】
【数１３】
【０１７９】で示される関係を用いて符号化ビットＢＣ
を初期シーケンスの( ｎ＋１) 個のビットｂに結び付け
る。
【０１８０】伝送されたビットの値の確率に対応する重
みＰｏｎｄ( ＢＴ( ｉ) ＝Ｂ( ｉ)), ｉ＝１, ．．．
Ｔ, Ｌを認識する。ｂ( ｉ) とＢＣ( Ｔ. ｉ) との間の
変数の逆転を実行し、前記式の符号化ＢＣ( Ｉ) を対応
する重みＰｏｎｄ( ＢＴ( Ｉ))で置換し、式を標準化す
ることによって、以下のＴ個の式：
【０１８１】
【数１４】
【０１８２】〔式中、Ｘは２進記号、Ｎ［ｂｉｔ］：ｂ
ｉｔ＝１ならばＮ［ｂｉｔ］＝１で、ｂｉｔ＝０ならば
Ｎ［ｂｉｔ］＝−１によって定義される標準化関数〕が
得られる。
【０１８３】従って、これらのＴ個の式は、ビットｂ(
ｋ) が先行ｎビットの値を認識するＸに等しくなる条件
付き確率に対応する。これらの項を１つの項にまとめ、
すべての条件付き確率に対応する式：
【０１８４】
【数１５】
【０１８５】〔式中、Ｅj は先行ｎビットによって定義
される状態〕を得る。
【０１８６】従ってこの式は、本発明で使用される確率
に対応するすべての条件付き確率の式を定義する。
【０１８７】符号間干渉の付いた信号の復調の等化の場
合には、ビタビのアルゴリズムを処理するために、伝送
されたシーケンスのビットの値の確率の重み付けの式、
及び、伝送オペレーションを翻訳する関係が必要であ
る。
【０１８８】通常は、信号処理において、伝送チャネル
のパルス応答に適応した濾波後に等化が行なわれる。重
み付けは適応フィルタによって与えられる。
【０１８９】伝送オペレーションを翻訳する関係は、符
号間干渉の付いたチャネル内で変調されたディジタル信
号を特性付ける関係である。この関係は冗長性を導入せ
ず( Ｔ＝１) 、伝送すべき各ビットを初期シーケンスの
先行ｎビットに結び付ける。
【０１９０】この関係は、伝送されたｉ番目のビットの
状態Ｅj 及び重みを定義する先行ｎビットを認識する初
期シーケンスのｎ番目のビットの値の条件付き確率の式
を定義する以下の公式：
【０１９１】
【数１６】
【０１９２】〔但し、Ｕ( ｋ) ＝２×ｂ( ｋ) −１ Ｓ( ｋ) ＝符号間干渉のｋ番目の係数〕によって示され
る。
【０１９３】等式の右辺の第２のオペランドは、ビット
ｂ( ｉ) の先行ｎビットの干渉項を定義する項である。
実際、項Ｕ( ｉ−ｋ) 〔ｋ＝１〜ｎ−１〕はビットｂ(
ｉ)の先行ｎビットを示し、項Ｓ( ｋ) は先行ビットｂ
( ｉ−ｋ) に対応付けされた符号間干渉係数である。
【０１９４】これらの符号間干渉係数はＬビットのシー
ケンスの伝送中は一定である。これらの係数は、可能な
２n 個の状態Ｅj に対応する２n 個の干渉項を生じさせ
る。従って、これらの２n 個の項は第２ループの外部で
計算される。従って、条件付き確率の計算が重み付けと
干渉項との加算だけになる。
【図面の簡単な説明】
【図１】本発明の第１の実施態様に対応する回路の概略
図である。
【図２】本発明の第２の実施態様に対応する別の回路の
概略図である。
【符号の説明】
ＤＳＰ プロセッサ ＤＢ１，ＤＢ２ データバス Ｃ 制御モジュール Ｃ１, Ｃ２, Ｃ３, Ｃ４, Ｃ４, Ｃ５, Ｃ６ 制御信号 Ｉ１, Ｉ２, Ｉ３, Ｉ４ レジスタ ＡＳ１，ＡＳ２ 計算回路 ＭＵＸ マルチプレクサ ＣＯＭＰ 比較器 ＵＡ 算術演算ユニット

Claims (12)

    (57)【特許請求の範囲】
  1. 【請求項１】 プロセッサを含んでおり、値ｎ＋１の拘
    束長さとビットシーケンスの２n 個の状態とによって定
    義されるビタビアルゴリズム処理を行い、該処理が、初
    期ビットシーケンスｂ（ｉ）（ｉはビットシーケンス中
    のビットのランクを表す）に対する伝送オペレーション
    の実行によって得られた伝送されたビットシーケンスか
    ら、初期ビットシーケンスｂ（ｉ）を推定することを目
    的とするビタビアルゴリズム処理装置であって、装置
    が、 前記プロセッサに接続され、該プロセッサと協動して前
    記ビタビアルゴリズムを処理するオペレータを具備して
    なり、該オペレータが、 最後のｎビットが値ｊ（ｊは整数) であるビットシーケ
    ンスの２n 個の状態Ｅj のｒ＞ｎのときのランクｒの最
    大メトリックＭｅｔr ( Ｅj ) と、該メトリックに対応
    するビットシーケンスの( ｒ−ｎ) 番目のビットとを、ｊ＜２ n-1 のときはｋ＝２ｊ、ｊ≧２ n-1 のときはｋ＝
    ２( ｊ−２ n-1 ) として、 最後のｎビットが値２ｋ及び
    ２ｋ＋１であるビットシーケンスの状態Ｅ2k及びＥ2k+1
    のランクｒ−１の最大メトリックＭｅｔr-1 ( Ｅ2k) 及
    びＭｅｔr-1 (Ｅ2k+1) と、前記状態Ｅ2k、Ｅ2k+1に関
    して、これらの状態のもとで、ビットシーケンスのｒ番
    目のビットが所定の値をとるＰｒ( ｂ( ｒ) ＝０／
    Ｅ2k）及びＰｒ( ｂ( ｒ) ＝０／Ｅ2k+1 ）で示される条
    件付き確率とから成る入力値から、Ｍｅｔr ( Ｅj ) が
    ２つの式、即ち、第１の式Ｍｅｔr-1 ( Ｅ2k) ＋Ｐｒ(
    ｂ( ｒ) ＝０／Ｅ2k) 及び第２の式Ｍｅｔr-1 (
    Ｅ2k+1) ＋Ｐｒ( ｂ( ｒ) ＝０／Ｅ2k+1) のうちの大き
    い方の値をとるように設定することを特徴とするビタビ
    アルゴリズム処理装置。
  2. 【請求項２】 前記オペレータが、ｊ＜２n-1 のときに
    前記入力値から、状態Ｅj のランクｒの最大メトリック
    Ｍｅｔr ( Ｅj ) 及び対応する( ｒ−ｎ)番目のビット
    だけでなく、状態Ｅj+a のランクｒの最大メトリックＭ
    ｅｔr ( Ｅj+a )(但し、ａは２n-1 ) 及び対応する( ｒ
    −ｎ) ビットを設定し、Ｍｅｔr( Ｅj+a ) が２つの
    式、即ち第１の式Ｍｅｔr-1 ( Ｅ2j) −Ｐｒ( ｂ( ｒ)
    ＝０／Ｅ2j) 及び第２の式Ｍｅｔr-1 ( Ｅ2j+1) −Ｐｒ
    ( ｂ( ｒ) ＝０／Ｅ2j+1) のうちの大きい方の値をとる
    ことを特徴とする請求項１に記載のビタビアルゴリズム
    処理装置。
  3. 【請求項３】 前記オペレータが少なくとも１つのデー
    タバス及び１つの制御バスを介してプロセッサに接続さ
    れており、オペレータが４つの入力レジスタを含み、各
    入力レジスタの入力は前記少なくとも１つのデータバス
    に接続されており、第１の入力レジスタはＭｅｔr-1 (
    Ｅ2j) の値を受容し、第２の入力レジスタはＰｒ( ｂ(
    ｉ) ＝０／Ｅ2j) の値を受容し、第３の入力レジスタは
    Ｍｅｔr-1 ( Ｅ2j+1) の値を受容し、第４の入力レジス
    タはＰｒ( ｂ( ｉ) ＝０／Ｅ2j+1) の値を受容し、オペ
    レータがまた、制御信号に応じて第１、第２の入力レジ
    スタ及び第３、第４の入力レジスタの内容の和または差
    の値を第１及び第２の結果として夫々生成する第１及び
    第２の計算回路を含み、オペレータはまた、第１の結果
    が第２の結果よりも小さいときに値１、逆の場合に値０
    の出力信号を送出する比較器と、比較器によって制御さ
    れており値が大きいほうの結果を出力信号として発生す
    るマルチプレクサとを含み、オペレータが更に３つの出
    力レジスタを含み、各レジスタの出力は前記少なくとも
    １つのデータバスに接続され、第１及び第２の出力レジ
    スタはマルチプレクサの出力信号を受信し、値Ｍｅｔr
    (Ｅj ) 及びＭｅｔr ( Ｅj+a ) を夫々記憶し、第３の
    出力レジスタは上記メトリックに対応するビットシーケ
    ンスの( ｒ−ｎ) 番目のビットから成る比較器の出力信
    号を受信し、オペレータが更に、制御バスにプロセッサ
    によってアドレスされた情報に基づき、前記４つの入力
    レジスタ、前記第１、第２の計算回路、及び前記３つの
    出力レジスタを制御する制御モジュールを含むことを特
    徴とする請求項２に記載のビタビアルゴリズム処理装
    置。
  4. 【請求項４】 前記第３出力レジスタが更に、所与のラ
    ンクの２n 個の最大メトリックに対応するすべてのビッ
    トシーケンスの( ｒ−ｎ) 番目のビットを記憶すること
    を特徴とする請求項３に記載のビタビアルゴリズム処理
    装置。
  5. 【請求項５】 前記プロセッサが２つのデータバスを含
    み、前記第１及び第３の入力レジスタの入力が第１デー
    タバスに接続され、前記第２及び第４の入力レジスタの
    入力が第２データバスに接続され、前記第１の出力レジ
    スタの出力が前記第１のデータバスに接続され、前記第
    ２の出力レジスタの出力が前記第２のデータバスに接続
    されていることを特徴とする請求項３または４に記載の
    含むビタビアルゴリズム処理装置。
  6. 【請求項６】 前記オペレータが、状態Ｅ2k及びＥ2k+1
    に関して、これらの状態に対応付けされたビットシーケ
    ンスのｒ番目のビットが、該ｒ番目のビットに結合され
    た前記伝送されたビットシーケンスのビット重みと、状
    態Ｅ2k、Ｅ2k+1を示すために用いられる数ｋと、前記伝
    送オペレーションを規定する初期ビットシーケンスと伝
    送されたビットシーケンスとの間の関係とに従って決め
    られた状態をもつような条件付き確率を設定する補助的
    手段を含むことを特徴とする請求項２に記載のビタビア
    ルゴリズム処理装置。
  7. 【請求項７】 前記オペレータが少なくとも１つのデー
    タバス及び制御バスを介してプロセッサに接続されてお
    り、オペレータが、少なくとも１つのデータバスに接続
    された入力を夫々有し且つ前記重みの１つを夫々記憶す
    る４つの転送レジスタと、該４つの転送レジスタの出力
    に接続されると共にビットシーケンスの２n 個の状態の
    １つを識別する値ｊが供給され、前記条件付き確率を生
    成するために前記伝送オペレーションを定義する関係を
    設定するワイヤード算術演算ユニットとを更に含み、オ
    ペレータが４つの入力レジスタを含み、前記少なくとも
    １つのデータバスに接続された入力を有する第１の入力
    レジスタは、値Ｍｅｔr-1 ( Ｅ2j) を受容し、第２の入
    力レジスタは前記ワイヤード算術演算ユニットから供給
    された値Ｐｒ( ｂ( ｒ) ＝０／Ｅ2j) を記憶し、前記少
    なくとも１つのデータバスに接続された入力を有する第
    ３の入力レジスタは値Ｍｅｔr-1 ( Ｅ2j+1) を受容し、
    第４の入力レジスタは前記ワイヤード算術演算ユニット
    から供給された値Ｐｒ( ｂ( ｒ) ＝０／Ｅ2j+1) を記憶
    し、オペレータはまた、制御信号に応じて、第１及び第
    ２の入力レジスタ及び第３及び第４の入力レジスタの内
    容の和または差の値を第１及び第２の結果として夫々生
    成する第１及び第２の計算回路を含み、オペレータは、
    前記第１の結果が前記第２の結果よりも小さいときに値
    １、逆の場合に値０の出力信号を送出する比較器と、前
    記比較器によって制御され大きいほうの値を有する前記
    結果を出力信号として生成するマルチプレクサとを含
    み、オペレータは更に３つの出力レジスタを含み、その
    出力の各々は前記少なくとも１つのデータバスに接続さ
    れ、第１及び第２の出力レジスタは、前記マルチプレク
    サの出力信号を受信し、値Ｍｅｔr ( Ｅj ) 及びＭｅｔ
    r ( Ｅj+a ) を夫々記憶し、第３出力レジスタはこれら
    のメトリックに対応するビットシーケンスの( ｒ−ｎ)
    番目のビットから成る前記比較器の出力信号を受信し、
    且つ、オペレータが、前記制御バスにプロセッサによっ
    てアドレスされた情報に基づき前記４つの入力レジス
    タ、前記第１、第２の計算回路、及び前記３つの出力レ
    ジスタを制御する制御モジュールを含むことを特徴とす
    る請求項６に記載のビタビアルゴリズム処理装置。
  8. 【請求項８】 前記第３出力レジスタが更に、所与のラ
    ンクの２n 個の最大メトリックに対応するすべてのビッ
    トシーケンスの( ｒ−ｎ) 番目のビットを記憶すること
    を特徴とする請求項７に記載のビタビアルゴリズム処理
    装置。
  9. 【請求項９】 前記プロセッサが２つのデータバスを含
    み、前記転送レジスタの入力が前記第１及び第２のデー
    タバスに分配されており、前記第１の入力レジスタの入
    力が第１のデータバスに接続され、第３の入力レジスタ
    の入力が第２のデータバスに接続され、前記第１の出力
    レジスタの出力が第１のデータバスに接続され、第２の
    出力レジスタの出力が第２のデータバスに接続されてい
    ることを特徴とする請求項７または８に記載のビタビア
    ルゴリズム処理装置。
  10. 【請求項１０】 前記オペレータを構成するレジスタの
    うちの少なくとも１つが前記プロセッサに組み込まれて
    いることを特徴とする請求項１から９のいずれか一項に
    記載のビタビアルゴリズム処理装置。
  11. 【請求項１１】 前記伝送オペレーションが畳込み符号
    化であり、前記伝送されたビットシーケンスの復号を実
    行することを特徴とする請求項１から１０のいずれか一
    項に記載のビタビアルゴリズム処理装置。
  12. 【請求項１２】 前記伝送オペレーションが前記伝送さ
    れたビットシーケンスへの符号間干渉の導入であり、該
    ビットシーケンスの等化を実行することを特徴とする請
    求項１から１０のいずれか一項に記載のビタビアルゴリ
    ズム処理装置。
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