CN117200809B - 用于纠两个误码的rs码的低功耗钱搜索和错误估值电路 - Google Patents

Abstract

本发明公开了一种用于纠两个误码的RS码的低功耗钱搜索和错误估值电路，RS码译码电路中由关键方程求解计算得到的错误位置函数的系数和错误估值函数的系数进入并行钱搜索和错误估值电路，电路在采用遍历手段定位错误位置的基础上增加了动态关断技术，通过遍历得到的当前码字中的第一个错误的位置反推第二个错误的位置，关断了电路后续的大量运算，节省了遍历剩余码字位置和计算对应错误值带来的功耗。本发明对于RS码的码长越长，遍历消耗时钟周期越长，功耗收益越大。本发明在保持译码功能和性能不变，即译码正确性的情况下，节省了实现电路的功耗。

Description

用于纠两个误码的RS码的低功耗钱搜索和错误估值电路

技术领域

本发明涉及纠错编码FEC领域，特别涉及到一种应用于纠两个误码(double-error-correcting，DEC)的里德所罗门(Reed-Solomon，RS)码的低功耗钱搜索和错误估值(Chien Search and Error Evaluation，CSEE)电路。

背景技术

前向纠错编码(Forward error correction，FEC)是一种提高信息传输可靠性的手段，随着通信行业的快速发展，FEC在高速有线通信传输和高速数据存储中起着重要的作用，比如数字电视、深空探测、光传输系统和数据存储等各个领域。RS码作为第一代FEC码型中最高效的码字，尽管在编码增益等性能方面不如级联码和第三代FEC码，但是对于大多数应用场景，RS码以其简单的实现结构和较好的性能收益往往成为通信传输选择的码字。在RS码编译码过程中，译码阶段较为复杂并且占用了大部分资源，因此如何降低译码部分的复杂度和功耗是一个重要的课题。

对于RS码来说，采用通用的译码手段会经历校正子计算(Syndrome Calculation，SC)、求解关键方程(Key Equation Solver，KES)和钱搜索与错误估值计算(Chien Searchand Error Evaluation，CSEE)三个阶段。其中CSEE部分由于要遍历码字中所有位置，会产生很大功耗。尽管一些算法和方案采用规则的结构和尽量简单的运算手段，但遍历的操作也会产生大量功耗。因此需要一个解决方案来降低CSEE部分由遍历计算产生的功耗。

发明内容

针对现有技术存在的不足，本发明提出一种应用于DEC RS码译码的低功耗CSEE电路，该方案能够充分的利用接受码字的信息特征，针对遍历得到的一个错误位置反推另一个错误位置，并采用动态关断的逻辑控制方案，使得遍历求解错误位置的电路，特别是电路中的伽罗华域乘法器，无需工作在常开状态。

本发明的目的通过如下的技术方案来实现：

一种用于纠两个误码的RS码的低功耗钱搜索和错误估值电路，包括带动态关断的并行CSEE电路、位于所述带动态关断的并行CSEE电路的前级的错误位置关系计算电路、与所述带动态关断的并行CSEE电路同级的错误位置数值计算电路、逻辑控制电路；

所述错误位置关系计算电路与RS译码系统的关键方程求解电路并行运行，将校正子计算电路计算得到的校正子S₀～S₃根据公式进行逻辑运算得到两个错误位置的加和值σ₁；

所述错误位置数值计算电路与所述带动态关断的并行CSEE电路同步运行，用于在遍历码字位置的同时将当前时钟周期所有并行度下的码字位置数值和已知的错误位置关系值进行计算，在确认当前时钟下某个并行度的码字位置为实际码字出错位置时，输出第二个错误位置数值，否则输出为0；

所述逻辑控制电路在收集到当前时钟周期所有并行度下的错误位置数值计算电路的输出后，通过伽罗华域加和运算，得到一个确定的第二个错误位置数值；通过所述带动态关断的并行CSEE电路给出的所有并行度下的错误位置定位信号err_loc_check_i，经过逻辑运算判断当前时钟周期下遍历错误位置的情况：如果当前时钟周期成功遍历得到第一个错误位置，采用查表的手段根据所述确定的第二个错误位置数值，来推断第二个错误位置出现的时序和其位于所述带动态关断的并行CSEE电路中的并行度序号，从而控制关断所述带动态关断的并行CSEE电路的伽罗华域乘法器开关；

所述带动态关断的并行CSEE电路为在并行CSEE电路增加若干个二选一的多路选择器和若干个二输入或门；增加的若干个多路选择器位于所有并行度下的奇数项钱搜索电路、偶数项钱搜索电路和错误估值电路中，用于控制伽罗华域乘法器的关断；增加的若干个二输入或门用于通过逻辑控制信号控制错误估值输出。

进一步地，所述错误位置数值计算电路在单一并行度下包括1个伽罗华域乘法器MULT1、1个伽罗华域加法器ADD1、5个二选一的多路选择器MUX1～MUX5和2个寄存器D1和D2；其中，MUX1的输入为α^m-(i+1)、α^-p以及关键方程求解电路输出的代表关键方程求解完成的脉冲信号KES_DONE；当KES_DONE为1时，MUX1的输出为α^m-(i+1)，否则，为α^-p；其中m为RS译码系统选定码字的长度，i表示其所处电路的并行度序号并且0≤i≤p-1，p表示译码电路的并行度；

MUX2的输入为0、MUX1的输出和逻辑控制信号CTRL1；当CTRL1为1时，MUX2的输出为0，否则为MUX1的输出；

MULT1的输入为MUX2的输出和MUX3的输出，MULT1的输出同时输入到ADD1和寄存器D1的输入端；

MUX3的输入为1、寄存器D1的输出和关键方程求解电路的输出信号KES_DONE，当KES_DONE为1时，MUX3的输出为1，否则为寄存器D1的输出；

ADD1的另外一个输入为所述错误位置数值计算电路的输出σ₁；

MUX4的输入为0、ADD1的输出和所述带动态关断的并行CSEE电路的输出的错误位置定位信号err_loc_check_i；当err_loc_check_i为1时，MUX4的输出为ADD1的输出，否则为0；

MUX5的输入为寄存器D2的输出、MUX4的输出和逻辑控制信号CTRL1；当CTRL1为1时，MUX5的输出为寄存器D2的输出，否则为MUX4的输出；

寄存器D2的输入为MUX5的输出，寄存器D2的输出为所述错误位置数值计算电路的输出，该输出即为该并行度下的第二个错误位置数值。

进一步地，所述逻辑控制电路包括第二个错误位置数值加和电路、逻辑运算电路和错误位置锁定电路；所述错误位置锁定电路为所述带动态关断的并行CSEE电路的所有并行度下的错误位置定位信号err_loc_check_i在逻辑控制信号CTRL1控制下锁定的电路；

所述第二个错误位置数值加和电路用于将所有并行度下错误位置计算电路输出的第二个错误位置数值进行伽罗华域下的加和运算；

所述逻辑运算电路包括第一部分逻辑运算电路和第二部分逻辑运算电路；所述第一部分逻辑运算电路包括3个二选一的多路选择器MUX6、MUX17和MUX18、1个全加器A1、1个寄存器D3、1个比较器CMP1、1个二输入与门AND1、1个多输入或门OR1、1个多输入异或门XOR1、1个移位功能模块和1个错误信息查找表；其中，MUX6、全加器A1和寄存器D3构成一个计数器；MUX6的输入为0、全加器A1输出和关键方程求解电路的输出信号KES_DONE；当KES_DONE为1时，MUX6的输出为全加器A1的输出，否则为0；所述寄存器D3的输入为MUX6的输出；所述全加器A1的输入为1和所述寄存器D3的输出，所述全加器A1的输出为MUX6的输入之一和比较器CMP1的输入之一；

所述错误信息查找表的输入为所述第二个错误位置数值加和电路的输出信号snd_errloc；作为查找表的地址，所述错误信息查找表的输出为错误位置信息信号loc_info；

所述比较器CMP1的输入为全加器A1的输出和错误位置信息信号loc_info的高位比特，输出为所述二输入与门AND1的输入之一；所述移位功能模块的输入为错误位置信息信号loc_info的低位比特，输出为所述第一部分逻辑运算电路的输出信号loc_shift_en，该信号的位宽等于电路并行度p；

所述多输入或门OR1和所述多输入异或门XOR1的输入均为所述错误位置锁定电路所有并行度下的错误位置锁定信号err_loc_check_reg_i组成的p比特信号err_loc_check_reg_all，分别实现对输入进行归约或和归约异或的运算；所述多输入异或门XOR1的输出为MUX17的输入之一，MUX17的另外两个输入为0和关键方程求解电路输出的代表关键方程求解完成的脉冲信号KES_DONE，当KES_DONE为1时，MUX17的输出为0，否则为所述多输入异或门XOR1的输出；MUX17的输出是所述二输入与门AND1的输入之一，同时也是所述第一部分逻辑运算电路的输出信号ctrl3 sel；所述多输入或门OR1的输出为MUX18的输入之一，MUX18的另外两个输入为0和KES_DONE，当KES_DONE为1时，MUX18的输出为0，否则为所述多输入或门OR1的输出，MUX18的输出也是所述第一部分逻辑运算电路的输出信号CTRL1；所述二输入与门AND1的输出为所述第一部分逻辑运算电路的输出信号ctrl2_sel；

所述第二部分逻辑运算电路由p个并行度的单元电路组成；所述第二部分逻辑运算电路的第i个单元电路包括4个二选一的多路选择器MUX7～MUX10，0≤i≤p-1；

MUX7的输入为0、第一部分逻辑运算电路输出信号loc_shift_en[i]和第一部分逻辑运算电路输出信号ctrl2_sel；当ctrl2_sel为1时，MUX7的输出为loc_shift_en[i]，否则为0；

MUX8的输入为1、MUX7的输出以及第一部分逻辑运算电路的输出信号CTRL1，当CTRL1为1时，MUX8的输出为MUX7的输出，否则为1；MUX8的输出亦为第二部分逻辑运算电路第i个并行度的输出信号CTRL2[i]；

MUX9的输入为0、第一部分逻辑运算电路输出信号loc_shift_en[i]和第一部分逻辑运算电路输出信号ctrl3_sel，当ctrl3_sel为1时，MUX9的输出为loc_shift_en[i]，否则为0；

MUX10的输入为1、MUX9的输出和第一部分逻辑运算电路的输出信号CTRL1，当CTRL1为1时，所述二选一多路选择器MUX10的输出为MUX9的输出，否则为1；所述二选一多路选择器MUX10的输出亦为第二部分逻辑运算电路第i个并行度的输出信号CTRL3[i]；

所述错误位置锁定电路在单个并行度下包括1个二选一的多路选择器MUX11和1个寄存器D4；MUX11的输入为所述逻辑控制电路输出的控制信号CTRL1、所述寄存器D4的输出和所述带动态关断的并行CSEE电路的对应并行度下的钱搜索电路的错误位置定位信号err_loc_check_i；当CTRL1为1时，MUX11的输出为所述寄存器D4的输出，否则为所述带动态关断的并行CSEE电路的第i个并行度下的钱搜索电路的错误位置定位信号err_loc_check_i；所述寄存器D4的输入为MUX11的输出，输出是所述单个并行度下的错误位置锁定电路的输出信号，即错误位置锁定信号err_loc_check_reg_i。

进一步地，所述逻辑控制电路中的错误信息查找表会根据选定码字的码长、CSEE电路的并行度和遍历一个完整码字所需要的时钟周期数来确定；错误信息查找表以错误位置数值作为地址，其范围为系统纠错编码码字的运算伽罗华域；所述错误信息查找表中内容具体分为两部分：第一部分为信号高位比特，用于存储该地址对应的错误位置数值出现在带动态关断的并行CSEE电路遍历开始后第几个时钟周期的信息；第二部分为信号低位比特，用于存储该地址对应的错误位置数值出现在某个时钟周期下的并行度位置的信息；

所述移位功能模块根据错误位置信息信号loc info的低位比特数值，将1个位于最高位的比特1和p-1个比特0组成的p比特信号向低位移位；移位结果的p比特信号lof_shift_en中的比特1所在位置即对应第二个错误位于的并行度序号。

进一步地，所述错误位置关系计算电路包括5个伽罗华域乘法器、2个伽罗华域加法器以及求逆查找表LUT；在计算得到后，采用所述求逆查找表LUT得到的值，将/>的值和S₁S₂+S₀S₃的值作为最后一个伽罗华域乘法器的输入，得到所述错误位置关系计算电路的输出σ₁；

所述求逆查找表LUT的输入为系统FEC码字的运算伽罗华域内的数值，即作为查找表的地址；所述求逆查找表的内容，即输出为输入数值在系统FEC码字的运算伽罗华域内的取逆值。

进一步地，所述带动态关断的并行CSEE电路在每个并行度的CSEE电路基础上增加5个二选一的多路选择器和1个二输入或门；其中在奇数项钱搜索电路上增加1个二选一的多路选择器MUX12，在偶数项钱搜索电路上增加1个二选一的多路选择器MUX13，在错误估值电路上增加3个二选一的多路选择器MUX14～MUX16，在单个并行度的并行CSEE电路上增加1个二输入或门。

进一步地，所述带动态关断的并行CSEE电路中，

MUX12的输入为0、该并行度的CSEE电路奇数项钱搜索电路的乘法系数和来自逻辑控制电路的输出信号CTRL1；当CTRL1为1时，MUX12的输出为0，否则为该并行度的CSEE电路奇数项钱搜索电路的乘法系数；

MUX13的输入为0、该并行度的CSEE电路偶数项钱搜索电路的乘法系数和来自逻辑控制电路的输出信号CTRL1；当CTRL1为1时，MUX13的输出为0，否则为该并行度的CSEE电路偶数项钱搜索电路的乘法系数；

MUX14的输入为0、该并行度的错误估值电路的四次方的乘法系数和来自逻辑控制电路的输出信号CTRL3[i]，其中i表示并行度序号；当CTRL3[i]为1时，MUX14的输出为该并行度的CSEE电路的错误估值电路的四次方乘法系数，否则为0；

MUX15的输入为0、该并行度的错误估值电路的三次方的乘法系数和来自逻辑控制电路的输出信号CTRL3[i]；当CTRL3[i]为1时，MUX15的输出为该并行度的CSEE电路的错误估值电路的三次方乘法系数，否则为0；

MUX16的输入为0、该并行度的错误估值电路中伽罗华域加法器的输出和来自逻辑控制电路的输出信号CTRL2[i]；当CTRL2[i]为1时，MUX16的输出为该并行度的CSEE电路的错误估值电路中伽罗华域加法器的输出，否则为0；

所述在每个并行度的CSEE电路增加的1个二输入或门，其输入为该并行度下的错误定位信号err_loc_check_i和来自逻辑控制电路的输出信号CTRL1，输出信号作为该并行度下输出错误估值的二选一多路选择器的输入之一。

本发明的有益效果如下：

本发明因为采用动态关断手段，通过遍历得到的第一个错误位置信息反推得到第二个错误位置的信息，并且关断并行CSEE电路的运算电路，解决了遍历计算带来的功耗问题，因此，在保证系统性能和功能正常的情况下，达到了减少并行CSEE电路整体功耗的效果。

附图说明

图1为本发明实施例的错误位置关系计算电路的结构示意图。

图2为现有技术中的并行CSEE电路顶层结构示意图。

图3为本发明的带动态关断的并行CSEE电路顶层结构示意图。

图4为本发明的带动态关断的并行CSEE电路中单一并行度下奇数项钱搜索电路的结构示意图。

图5为本发明的带动态关断的并行CSEE电路中单一并行度下偶数项钱搜索电路的结构示意图。

图6为本发明实施例的带动态关断的并行CSEE电路中单一并行度下错误估值电路的结构示意图。

图7为本发明实施例的单一并行度下的错误位置数值计算电路的结构示意图。

图8为本发明实施例的逻辑控制电路中的第二个错误位置数值加和电路的结构示意图。

图9为本发明实施例的逻辑控制电路中的第一部分逻辑运算电路的结构示意图。

图10为本发明实施例的逻辑控制电路中的第二部分逻辑运算电路的结构示意图。

图11为本发明实施例的逻辑控制电路中的错误位置锁定电路在单一并行度下的结构示意图。

具体实施方式

下面根据附图和优选实施例详细描述本发明，本发明的目的和效果将变得更加明白，应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。

本实施例的用于纠两个误码的RS码的低功耗钱搜索和错误估值电路，包括带动态关断的并行CSEE电路、位于所述带动态关断的并行CSEE电路的前级的错误位置关系计算电路、与所述带动态关断的并行CSEE电路同级的错误位置数值计算电路、逻辑控制电路。

一、错误位置关系计算电路

设r(x)为接收码字，c(x)为发送码字，e(x)为信道引入的错误码型，那么r(x)＝c(x)+e(x)一定成立。校正子的运算如下：

S_i＝r(αⁱ),i＝0,1,2,3

其中α为伽罗华域GF(2^m0)中的本原元。由于线性分组码的性质，c(αⁱ)＝0恒成立，因此S_i＝e(αⁱ)。假设两个错误发生在任意码字位置X1和X2，且对应错误数值为Y1和Y2，那么

现在定义错误位置多项式σ(x)＝(x-X₁)(x-X₂)＝x²+σ₁x+σ₀，其中σ₁和σ₀∈GF(2^m0)并且σ₁＝X₁+X₂，σ₀＝X₁X₂。通过以上公式计算推导，可以得如下重要关系式

因此，根据公式(2)可以得知码字中两个错误位置的关系式。具体实现结构图如图1所示，在RS译码系统接收一个完整码字并且计算出校正子后，RS译码系统在根据校正子求解关键方程(KES)的同时，错误位置关系计算电路开始工作，并且在KES电路经历数个时钟周期输出错误位置多项式和错误估值多项式之前完成计算。

错误位置关系计算电路包括5个伽罗华域乘法器和2个伽罗华域加法器，以及求逆查找表LUT；在计算得到后，采用所述求逆查找表LUT得到/>的值，将的值和S₁S₂+S₀S₃的值作为最后一个伽罗华域乘法器的输入，得到错误位置关系计算电路的输出σ₁。

求逆查找表LUT的输入为系统FEC码字的运算伽罗华域内的数值，即作为查找表的地址；求逆查找表的内容，即输出为输入数值在系统FEC码字的运算伽罗华域内的取逆值。

在KES阶段完成计算得到错误位置多项式和错误估值多项式后，多项式系数值进入带动态关断的并行CSEE电路进行后续计算。在KES阶段采用RiBM(ReformulatedInversionless Berlekamp-Messay)算法进行迭代计算的情况下，得到的错误位置多项式为Λ(x)＝λ₂x²+λ₁x+λ₀，错误估值多项式为Ω(x)＝ω₁x+ω₀，其二者将进入带动态关断的并行CSEE电路进行后续运算。

二、带动态关断的并行CSEE电路

并行CSEE电路的实现框图如图2所示，其中0≤i≤p-1，p代表译码电路并行度。所述并行CSEE电路主要由奇数项钱搜索电路、偶数项钱搜索电路、基于福尼算法的错误估值电路以及组合逻辑电路构成。当奇数项钱搜索电路和偶数项钱搜索电路运算结果相等时，输出错误估值电路计算得到的错误估值。

假设译码器接收到的一个完整码字的数据比特按照先后顺序转换成伽罗华域的符号依次为接收码字多项式中α^m-1至α⁰的系数，其中m为码字长度。由于采用RiBM算法计算KES关键方程得到的错误位置多项式Λ(x)的根是实际错误位置的倒数，因此带动态关断的并行CSEE电路会从α^-(m-1)至α^-(m-p)开始每拍时钟遍历p个码字位置，当某个并行度出现第一个错误位置时，对应并行度的CSEE电路的信号err_loc_check_i会拉高，并且将该并行度电路计算得到的第二个错误位置数值输出。在下一拍时钟来临时，信号CTRL2和CTRL3会灵活地关断各个并行度下错误估值计算电路中不相关的运算，信号CTRL1会关断所有并行度的钱搜索电路中遍历计算的乘法器，并且寄存器会锁住输出所有并行度的sndloc_i信号和err_loc_check_reg_i信号。如图3所示，即为带动态关断的并行CSEE电路的顶层框图。

带动态关断的并行CSEE电路在每个并行度的CSEE电路基础上增加5个二选一的多路选择器和1个二输入或门；其中在奇数项钱搜索电路上增加1个二选一的多路选择器MUX12，在偶数项钱搜索电路上增加1个二选一的多路选择器MUX13，在错误估值电路上增加3个二选一的多路选择器MUX14～MUX16，在单个并行度的并行CSEE电路上增加1个二输入或门。如图3中所示，在每个并行度的CSEE电路增加的1个二输入或门，其输入为该并行度下的错误定位信号err_loc_check_i和来自逻辑控制电路的输出信号CTRL1，输出信号为该并行度下输出错误估值的二选一多路选择器的输入之一。

如图4所示，为单一并行度下带动态关断的并行CSEE电路的奇数项钱搜索电路的示意图。增加的二选一的多路选择器MUX12的输入为0、该并行度的CSEE电路奇数项钱搜索电路的乘法系数和来自逻辑控制电路的输出信号CTRL1；当CTRL1为1时，MUX12的输出为0，否则为该并行度的CSEE电路奇数项钱搜索电路的乘法系数。

如图5所示，为单一并行度下带动态关断的并行CSEE电路的偶数项钱搜索电路的示意图。增加的二选一的多路选择器MUX13的输入为0、该并行度的CSEE电路偶数项钱搜索电路的乘法系数和来自逻辑控制电路的输出信号CTRL1；当CTRL1为1时，MUX13的输出为0，否则为该并行度的CSEE电路偶数项钱搜索电路的乘法系数。

如图6所示，为单一并行度下带动态关断的并行CSEE电路的错误估值电路的示意图。在每个并行度下的错误估值电路中增加的3个二选一的多路选择器分别为MUX14～MUX16。MUX14的输入为0、该并行度的错误估值电路的四次方的乘法系数和来自逻辑控制电路的输出信号CTRL3[i]，其中i表示并行度序号。当CTRL3[i]为1时，所述二选一的多路选择器MUX14的输出为该并行度的CSEE电路的错误估值电路的四次方乘法系数，否则为0。MUX15的输入为0、该并行度的错误估值电路的三次方的乘法系数和来自逻辑控制电路的输出信号CTRL3[i]。当CTRL3[i]为1时，MUX15的输出为该并行度的CSEE电路的错误估值电路的三次方乘法系数，否则为0。MUX16的输入为0、该并行度的错误估值电路中伽罗华域加法器的输出和来自逻辑控制电路的输出信号CTRL2[i]；当CTRL2[i]为1时，MUX16的输出为该并行度的CSEE电路的错误估值电路中伽罗华域加法器的输出，否则为0。

在带动态关断的并行CSEE电路进行遍历运算时，错误位置数值计算电路也会进行同步运算，用于记录当前遍历位置并且推算可能的第二个错误位置。如图7所示，为单一并行度下的错误位置数值计算电路的结构示意图。

三、错误位置数值计算电路

错误位置数值计算电路在单一并行度下包括1个伽罗华域乘法器MULT1、1个伽罗华域加法器ADD1、5个二选一的多路选择器MUX1～MUX5和2个寄存器D1和D2。

其中，MUX1的输入为α^m-(i+1)和α^-p，以及关键方程求解电路的输出的代表关键方程求解完成的脉冲信号KES_DONE；当KES_DONE为1时，MUX1的输出为α^m-(i+1)，否则，为α^-p；其中m为RS译码系统选定码字的长度，i表示其所处电路的并行度序号并且0≤i≤p-1，p表示译码电路的并行度。

MUX2的输入为0，以及MUX1的输出和逻辑控制电路输出的控制信号CTRL1；当CTRL1为1时，MUX2的输出为0，否则为MUX1的输出；

MULT1的输入为MUX2的输出和MUX3的输出，MULT1的输出同时输入到ADD1和寄存器D1的输入端。

MUX3的输入为1、寄存器D1的输出和关键方程求解电路的输出信号KES_DONE，当KES_DONE为1时，MUX3的输出为1，否则为寄存器D1的输出。

ADD1的另外一个输入为错误位置数值计算电路的输出σ₁。

MUX4的输入为0、ADD1的输出和所述带动态关断的并行CSEE电路的输出的错误位置定位信号err_loc_check_i；当err_loc_check_i为1时，MUX4的输出为ADD1的输出，否则为0。

MUX5的输入为寄存器D2的输出、MUX4的输出和逻辑控制信号CTRL1；当CTRL1为1时，MUX5的输出为寄存器D2的输出，否则为MUX4的输出。

寄存器D2的输入为MUX5的输出，寄存器D2的输出为错误位置数值计算电路的输出信号sndloc_i，该输出即为该并行度下的第二个错误位置数值。

四、逻辑控制电路

在得到可能的第二个错误位置值后，需要通过逻辑控制电路生成控制信号对带动态关断的并行CSEE电路进行关断。图8～图11为与逻辑控制电路相关的电路结构示意图。逻辑控制电路包括第二个错误位置数值加和电路、逻辑运算电路和错误位置锁定电路。其中，逻辑运算电路包括第一部分逻辑运算电路和第二部分逻辑运算电路。

如图8所示，第二个错误位置数值加和电路用于将p个并行度的第二个错误位置数值sndloc_p-1至sndloc₀进行伽罗华域下的加和运算得到snd_errloc信号。

如图9所示，为第一部分逻辑运算电路的结构示意图。第一部分逻辑运算电路包括3个二选一的多路选择器MUX6、MUX17和MUX18、1个全加器A1、1个寄存器D3、1个比较器CMP1、1个二输入与门AND1、1个多输入或门OR1、1个多输入异或门XOR1、1个移位功能模块和1个错误信息查找表；其中，MUX6、全加器A1和寄存器D3构成一个计数器。MUX6的输入为0、全加器A1输出和关键方程求解电路的输出信号KES_DONE；当KES_DONE为1时，MUX6的输出为全加器A1的输出，否则为0；寄存器D3的输入为MUX6的输出；全加器A1的输入为1和寄存器D3的输出，全加器A1的输出同时作为MUX6的输入之一和比较器CMP1的输入之一。

图9中的错误信息查找表的输入为第二个错误位置数值加和电路的输出信号snd_errloc，作为查找表的地址，错误信息查找表的输出为错误位置信息信号loc_info；该错误信息查找表会根据选定码字的码长、CSEE电路的并行度和遍历一个完整码字所需要的时钟周期数来确定；错误信息查找表以错误位置数值作为地址，其范围为系统纠错编码码字的运算伽罗华域。错误信息查找表中内容具体分为两部分：第一部分为信号高位比特，用于存储该地址对应的错误位置数值出现在带动态关断的并行CSEE电路遍历开始后第几个时钟周期的信息；第二部分为信号低位比特，用于存储该地址对应的错误位置数值出现在某个时钟周期下的并行度位置的信息。这样，第一部分逻辑运算电路就将第二个错误位置数值snd_errloc转化为了携带时间和并行度位置信息的信号。假设m为RS码码长，p为译码电路并行度，则k＝m/p为遍历一个码字需要的时钟周期数。那么b等于log₂(p)向上取整值，为loc_info信号低位比特的位宽，a等于log₂(k)向上取整值，为loc_info信号高位比特的位宽。

图9中的移位功能模块实际上是根据错误位置信息信号loc_info的低位比特数值(低位比特信息描述了第二个错误位置所在的并行度序号)，将1个位于最高位的比特1和p-1个比特0组成的p比特信号向低位移位。移位功能模块输出的p比特信号lof_shift_en中的比特1所在位置即对应第二个错误位于的并行度序号，该信号为第一部分逻辑运算电路的输出信号。

图9中的比较器CMP1的输入为全加器A1的输出和错误位置信息信号loc_info的高位比特(高位比特信息描述了第二个错误位置所在的时序)，输出为二输入与门AND1的输入之一。

图9中的多输入或门OR1和多输入异或门XOR1的输入均为错误位置锁定电路所有并行度下输出的错误位置锁定信号err_loc_check_reg_i组成的p比特信号err_loc_check_reg_all，分别实现对输入进行归约或和归约异或的运算；所述多输入异或门XOR1的输出为MUX17的输入之一，MUX17的另外两个输入为0和关键方程求解电路输出的代表关键方程求解完成的脉冲信号KES_DONE，当KES_DONE为1时，MUX17的输出为0，否则为所述多输入异或门XOR1的输出；MUX17的输出是所述二输入与门AND1的输入之一，同时也是所述第一部分逻辑运算电路的输出信号ctrl3_sel；所述多输入或门OR1的输出为MUX18的输入之一，MUX18的另外两个输入为0和KES_DONE，当KES_DONE为1时，MUX18的输出为0，否则为所述多输入或门OR1的输出，MUX18的输出也是所述第一部分逻辑运算电路的输出信号CTRL1；二输入与门AND1的输出为第一部分逻辑运算电路的输出信号ctrl2_sel。

上述电路中归约或和归约异或的运算存在以下三种情况：(1)当CTRL1信号和ctrl3_sel信号均为0时，表示当前时钟周期p个并行度下的遍历位置均未发现错误；(2)当CTRL1信号和ctrl3_sel信号均为1时，表示当前时钟周期p个并行度的某个并行度发现一个错误位置；(2)当CTRL1信号为1但ctrl3_sel信号为0时，表示当前时钟周期p个并行度的某两个并行度发现当前码字所有的两个错误位置。

当出现上述第一种情况时，控制逻辑保证带动态关断的并行CSEE电路的所有运算单元继续工作。当出现上述第三种情况时，控制逻辑会将带动态关断的并行CSEE电路的钱搜索电路和错误估值电路全部关断，直到下一个完整码字的遍历开始时才打开，节省了所有伽罗华域乘法器运算的功耗。当出现上述第二种情况时，CTRL1信号会首先将所有并行度的钱搜索电路中的伽罗华域乘法器关断，即所有并行度下的如图4中的MULT2乘法器和图5中的MULT3乘法器。通过图9中的错误信息查找表和移位功能模块可以得知第二个错误位置出现在第几个并行度，因此通过CTRL3的控制将其他并行度的错误估值迭代计算电路的伽罗华域乘法器关断，只保留对应并行度的迭代计算，相关伽罗华域乘法器即图6中的MUL4和MULT5乘法器。当查表得到的loc_info的高位比特与计数器计数值不相等时，CTRL2信号会将所有并行度下的如图6中的伽罗华域域乘法器MULT6关断；当上述二者相等时，表示当前时钟周期将出现第二个错误，再根据移位值loc_shift_en的取值打开当前时钟周期出现错误的并行度的伽罗华域域乘法器MULT6，在计算完并且输出错误估值之后下一拍时钟下又会将该伽罗华域乘法器MULT6关断。所有上述伽罗华域乘法器直到下一个码字的遍历开始才会重新工作。

图10为第二部分逻辑运算电路的结构示意图。所述第二部分逻辑运算电路由p个并行度的单元电路组成。如图10所示，第二部分逻辑运算电路的第i个单元电路(0≤i≤p-1，p为译码电路并行度)包括4个二选一的多路选择器MUX7～MUX10。所述二选一多路选择器MUX7的输入为0、第一部分逻辑运算电路输出信号loc_shift_en[i]和第一部分逻辑运算电路输出信号ctrl2_sel；当ctrl2_sel为1时，MUX7的输出为loc_shift_en[i]，否则为0；MUX8的输入为1，MUX7的输出以及第一部分逻辑运算电路的输出信号CTRL1，当CTRL1为1时，MUX8的输出为MUX7的输出，否则为1；MUX8的输出亦为第二部分逻辑运算电路第i个并行度的输出信号CTRL2[i]。

MUX9的输入为0、第一部分逻辑运算电路输出信号loc_shift_en[i]和第一部分逻辑运算电路输出信号ctrl3_sel，当ctrl3_sel为1时，MUX9的输出为loc_shift_en[i]，否则为0。

MUX10的输入为1、MUX9的输出和第一部分逻辑运算电路的输出信号CTRL1，当CTRL1为1时，MUX10的输出为MUX9的输出，否则为1；MUX10的输出亦为第二部分逻辑运算电路第i个并行度的输出信号CTRL3[i]。

逻辑控制电路中的错误位置锁定电路位于带动态关断的并行CSEE电路的所有并行度的输出端。图11为错误位置锁定电路在单一并行度下的结构示意图。其在单个并行度下包括1个二选一的多路选择器MUX11和1个寄存器D4。二选一的多路选择器MUX11的输入为逻辑控制电路输出的控制信号CTRL1、寄存器D4的输出和带动态关断的并行CSEE电路的对应并行度下的钱搜索电路的错误位置定位信号err_loc_check_i；当CTRL1为1时，二选一的多路选择器MUX11的输出为寄存器D4的输出，否则为带动态关断的并行CSEE电路的第i个并行度下的钱搜索电路的错误位置定位信号err_loc_check_i。寄存器D4的输入为MUX11的输出，输出是单个并行度下的错误位置锁定电路的输出信号，即错误位置锁定信号err_loc_check_reg_i，其中0≤i≤p-1，p表示译码电路的并行度。

本领域普通技术人员可以理解，以上所述仅为发明的优选实例而已，并不用于限制发明，尽管参照前述实例对发明进行了详细的说明，对于本领域的技术人员来说，其依然可以对前述各实例记载的技术方案进行修改，或者对其中部分技术特征进行等同替换。凡在发明的精神和原则之内，所做的修改、等同替换等均应包含在发明的保护范围之内。

Claims (7)

1.一种用于纠两个误码的RS码的低功耗钱搜索和错误估值电路，其特征在于，包括带动态关断的并行CSEE电路、位于所述带动态关断的并行CSEE电路的前级的错误位置关系计算电路、与所述带动态关断的并行CSEE电路同级的错误位置数值计算电路、逻辑控制电路；

所述错误位置关系计算电路与RS译码系统的关键方程求解电路并行运行，将校正子计算电路计算得到的校正子S₀～S₃根据公式进行逻辑运算得到两个错误位置的加和值σ₁；

所述错误位置数值计算电路与所述带动态关断的并行CSEE电路同步运行，用于在遍历码字位置的同时将当前时钟周期所有并行度下的码字位置数值和已知的错误位置关系值进行计算，在确认当前时钟下某个并行度的码字位置为实际码字出错位置时，输出第二个错误位置数值，否则输出为0；

所述逻辑控制电路在收集到当前时钟周期所有并行度下的错误位置数值计算电路的输出后，通过伽罗华域加和运算，得到一个确定的第二个错误位置数值；通过所述带动态关断的并行CSEE电路给出的所有并行度下的错误位置定位信号err_loc_check_i，经过逻辑运算判断当前时钟周期下遍历错误位置的情况：如果当前时钟周期成功遍历得到第一个错误位置，采用查表的手段根据所述确定的第二个错误位置数值，来推断第二个错误位置出现的时序和其位于所述带动态关断的并行CSEE电路中的并行度序号，从而控制关断所述带动态关断的并行CSEE电路的伽罗华域乘法器开关；

所述带动态关断的并行CSEE电路为在并行CSEE电路增加若干个二选一的多路选择器和若干个二输入或门；增加的若干个多路选择器位于所有并行度下的奇数项钱搜索电路、偶数项钱搜索电路和错误估值电路中，用于控制伽罗华域乘法器的关断；增加的若干个二输入或门用于通过逻辑控制信号控制错误估值输出。

2.根据权利要求1所述的用于纠两个误码的RS码的低功耗钱搜索和错误估值电路，其特征在于，

所述错误位置数值计算电路在单一并行度下包括1个伽罗华域乘法器MULT1、1个伽罗华域加法器ADD1、5个二选一的多路选择器MUX1～MUX5和2个寄存器D1和D2；其中，MUX1的输入为α^m-(i+1)、α^-p以及关键方程求解电路输出的代表关键方程求解完成的脉冲信号KES_DONE；当KES_DONE为1时，MUX1的输出为α^m-(i+1)，否则，为α^-p；其中m为RS译码系统选定码字的长度，i表示其所处电路的并行度序号并且0≤i≤p-1，p表示译码电路的并行度；

MUX2的输入为0、MUX1的输出和逻辑控制信号CTRL1；当CTRL1为1时，MUX2的输出为0，否则为MUX1的输出；

MULT1的输入为MUX2的输出和MUX3的输出，MULT1的输出同时输入到ADD1和寄存器D1的输入端；

MUX3的输入为1、寄存器D1的输出和关键方程求解电路的输出信号KES_DONE，当KES_DONE为1时，MUX3的输出为1，否则为寄存器D1的输出；

ADD1的另外一个输入为所述错误位置数值计算电路的输出σ₁；

MUX4的输入为0、ADD1的输出和所述带动态关断的并行CSEE电路的输出的错误位置定位信号err_loc_check_i；当err_loc_check_i为1时，MUX4的输出为ADD1的输出，否则为0；

MUX5的输入为寄存器D2的输出、MUX4的输出和逻辑控制信号CTRL1；当CTRL1为1时，MUX5的输出为寄存器D2的输出，否则为MUX4的输出；

寄存器D2的输入为MUX5的输出，寄存器D2的输出为所述错误位置数值计算电路的输出sndloc_i，该输出即为该并行度下的第二个错误位置数值。

3.根据权利要求1所述的用于纠两个误码的RS码的低功耗钱搜索和错误估值电路，其特征在于，

所述逻辑控制电路包括第二个错误位置数值加和电路、逻辑运算电路和错误位置锁定电路；所述错误位置锁定电路为所述带动态关断的并行CSEE电路的所有并行度下的错误位置定位信号err_loc_check_i在逻辑控制信号CTRL1控制下锁定的电路；

所述第二个错误位置数值加和电路用于将所有并行度下错误位置计算电路输出的第二个错误位置数值进行伽罗华域下的加和运算；

所述逻辑运算电路包括第一部分逻辑运算电路和第二部分逻辑运算电路；所述第一部分逻辑运算电路包括3个二选一的多路选择器MUX6、MUX17和MUX18、1个全加器A1、1个寄存器D3、1个比较器CMP1、1个二输入与门AND1、1个多输入或门OR1、1个多输入异或门XOR1、1个移位功能模块和1个错误信息查找表；其中，MUX6、全加器A1和寄存器D3构成一个计数器；MUX6的输入为0、全加器A1输出和关键方程求解电路的输出信号KES_DONE；当KES_DONE为1时，MUX6的输出为全加器A1的输出，否则为0；所述寄存器D3的输入为MUX6的输出；所述全加器A1的输入为1和所述寄存器D3的输出，所述全加器A1的输出为MUX6的输入之一和比较器CMP1的输入之一；

所述错误信息查找表的输入为所述第二个错误位置数值加和电路的输出信号snderrloc；作为查找表的地址，所述错误信息查找表的输出为错误位置信息信号loc_info；

所述比较器CMP1的输入为全加器A1的输出和错误位置信息信号loc_info的高位比特，输出为所述二输入与门AND1的输入之一；所述移位功能模块的输入为错误位置信息信号loc_info的低位比特，输出为所述第一部分逻辑运算电路的输出信号loc_shift_en，该信号的位宽等于电路并行度p；

所述多输入或门OR1和所述多输入异或门XOR1的输入均为所述错误位置锁定电路所有并行度下的错误位置锁定信号err_loc_check_reg_i组成的p比特信号err_loc_check_reg_all，分别实现对输入进行归约或和归约异或的运算；所述多输入异或门XOR1的输出为MUX17的输入之一，MUX17的另外两个输入为0和关键方程求解电路输出的代表关键方程求解完成的脉冲信号KES_DONE，当KES_DONE为1时，MUX17的输出为0，否则为所述多输入异或门XOR1的输出；MUX17的输出是所述二输入与门AND1的输入之一，同时也是所述第一部分逻辑运算电路的输出信号ctrl3_sel；所述多输入或门OR1的输出为MUX18的输入之一，MUX18的另外两个输入为0和KES_DONE，当KES_DONE为1时，MUX18的输出为0，否则为所述多输入或门OR1的输出，MUX18的输出也是所述第一部分逻辑运算电路的输出信号CTRL1；所述二输入与门AND1的输出为所述第一部分逻辑运算电路的输出信号ctrl2_sel；

所述第二部分逻辑运算电路由p个并行度的单元电路组成；所述第二部分逻辑运算电路的第i个单元电路包括4个二选一的多路选择器MUX7～MUX10，0≤i≤p-1；

MUX7的输入为0、第一部分逻辑运算电路输出信号loc_shift_en[i]和第一部分逻辑运算电路输出信号ctrl2_sel；当ctrl2_sel为1时，MUX7的输出为loc_shift_en[i]，否则为0；

MUX8的输入为1、MUX7的输出以及第一部分逻辑运算电路的输出信号CTRL1，当CTRL1为1时，MUX8的输出为MUX7的输出，否则为1；MUX8的输出亦为第二部分逻辑运算电路第i个并行度的输出信号CTRL2[i]；

MUX9的输入为0、第一部分逻辑运算电路输出信号loc_shift_en[i]和第一部分逻辑运算电路输出信号ctrl3_sel，当ctrl3_sel为1时，MUX9的输出为loc_shift_en[i]，否则为0；

MUX10的输入为1、MUX9的输出和第一部分逻辑运算电路的输出信号CTRL1，当CTRL1为1时，所述二选一多路选择器MUX10的输出为MUX9的输出，否则为1；所述二选一多路选择器MUX10的输出亦为第二部分逻辑运算电路第i个并行度的输出信号CTRL3[i]；

所述错误位置锁定电路在单个并行度下包括1个二选一的多路选择器MUX11和1个寄存器D4；MUX11的输入为所述逻辑控制电路输出的控制信号CTRL1、所述寄存器D4的输出和所述带动态关断的并行CSEE电路的对应并行度下的钱搜索电路的错误位置定位信号err_loc_check_i；当CTRL1为1时，MUX11的输出为所述寄存器D4的输出，否则为所述带动态关断的并行CSEE电路的第i个并行度下的钱搜索电路的错误位置定位信号err_loc_check_i；所述寄存器D4的输入为MUX11的输出，输出是所述单个并行度下的错误位置锁定电路的输出信号，即错误位置锁定信号err_loc_check_reg_i。

4.根据权利要求3所述的用于纠两个误码的RS码的低功耗钱搜索和错误估值电路，其特征在于，所述逻辑控制电路中的错误信息查找表会根据选定码字的码长、CSEE电路的并行度和遍历一个完整码字所需要的时钟周期数来确定；错误信息查找表以错误位置数值作为地址，其范围为系统纠错编码码字的运算伽罗华域；所述错误信息查找表中内容具体分为两部分：第一部分为信号高位比特，用于存储该地址对应的错误位置数值出现在带动态关断的并行CSEE电路遍历开始后第几个时钟周期的信息；第二部分为信号低位比特，用于存储该地址对应的错误位置数值出现在某个时钟周期下的并行度位置的信息；

所述移位功能模块根据错误位置信息信号loc_info的低位比特数值，将1个位于最高位的比特1和p-1个比特0组成的p比特信号向低位移位；移位结果的p比特信号lof_shift_en中的比特1所在位置即对应第二个错误位于的并行度序号。

5.根据权利要求1所述的用于纠两个误码的RS码的低功耗钱搜索和错误估值电路，其特征在于，所述错误位置关系计算电路包括5个伽罗华域乘法器、2个伽罗华域加法器以及求逆查找表LUT；在计算得到后，采用所述求逆查找表LUT得到/>的值，将/>的值和S₁S₂+S₀S₃的值作为最后一个伽罗华域乘法器的输入，得到所述错误位置关系计算电路的输出σ₁；

所述求逆查找表LUT的输入为系统FEC码字的运算伽罗华域内的数值，即作为查找表的地址；所述求逆查找表的内容，即输出为输入数值在系统FEC码字的运算伽罗华域内的取逆值。

6.根据权利要求1所述的用于纠两个误码的RS码的低功耗钱搜索和错误估值电路，其特征在于，

所述带动态关断的并行CSEE电路在每个并行度的CSEE电路基础上增加5个二选一的多路选择器和1个二输入或门；其中在奇数项钱搜索电路上增加1个二选一的多路选择器MUX12，在偶数项钱搜索电路上增加1个二选一的多路选择器MUX13，在错误估值电路上增加3个二选一的多路选择器MUX14～MUX16，在单个并行度的并行CSEE电路上增加1个二输入或门。

7.根据权利要求6所述的用于纠两个误码的RS码的低功耗钱搜索和错误估值电路，其特征在于，所述带动态关断的并行CSEE电路中，

MUX12的输入为0、该并行度的CSEE电路奇数项钱搜索电路的乘法系数和来自逻辑控制电路的输出信号CTRL1；当CTRL1为1时，MUX12的输出为0，否则为该并行度的CSEE电路奇数项钱搜索电路的乘法系数；

MUX13的输入为0、该并行度的CSEE电路偶数项钱搜索电路的乘法系数和来自逻辑控制电路的输出信号CTRL1；当CTRL1为1时，MUX13的输出为0，否则为该并行度的CSEE电路偶数项钱搜索电路的乘法系数；

MUX14的输入为0、该并行度的错误估值电路的四次方的乘法系数和来自逻辑控制电路的输出信号CTRL3[i]，其中i表示并行度序号；当CTRL3[i]为1时，MUX14的输出为该并行度的CSEE电路的错误估值电路的四次方乘法系数，否则为0；

MUX15的输入为0、该并行度的错误估值电路的三次方的乘法系数和来自逻辑控制电路的输出信号CTRL3[i]；当CTRL3[i]为1时，MUX15的输出为该并行度的CSEE电路的错误估值电路的三次方乘法系数，否则为0；

MUX16的输入为0、该并行度的错误估值电路中伽罗华域加法器的输出和来自逻辑控制电路的输出信号CTRL2[i]；当CTRL2[i]为1时，MUX16的输出为该并行度的CSEE电路的错误估值电路中伽罗华域加法器的输出，否则为0；

所述在每个并行度的CSEE电路增加的1个二输入或门，其输入为该并行度下的错误定位信号err_loc_check_i和来自逻辑控制电路的输出信号CTRL1，输出信号作为该并行度下输出错误估值的二选一多路选择器的输入之一。