JPH04290169A - 順序回路の故障シミュレーション装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は，順序回路における故障
検出テストパターンを生成するためのシュミレーション
装置に関する。集積回路の製造において，発生した故障
を検出するためには，テストパターンを用いて検査を行
う必要がある。そして，どのようなテストパターンによ
り故障検出をおこなえば，故障箇所の発見ができるかは
，入力したテストパターンに対する故障を挿入した被テ
スト対象回路の出力を，正常な場合と比較することによ
り得ることができる。また，故障シミュレーションは，
生成されたテストパターンがどの程度の故障を検出可能
かを調べるものでもある。

【０００２】従来は，故障シミュレーションは，ソフト
ウェアのアルゴリズムを大型計算機上で実現することに
より行っていたが，集積回路の高密度化にともない，シ
ミュレーションの規模が大きくなり，処理速度の面で対
応しきれなくなっている。特に，ＶＬＳＩ等の集積回路
においては，回路要素の数が膨大なため，故障の回路要
素の挿入に要する時間的な負荷が大きかった。

【０００３】そのため，順序回路の故障シミュレーショ
ンは，被シミュレーション回路の生成等はホストコンピ
ュータにおいて行い，故障挿入，故障影響のチェック等
はハードウェア化した論理シミュレーション専用装置に
より高速に処理するようにしている。

【０００４】本発明は，順序回路の故障シミュレーショ
ン装置において，故障挿入を簡単化し，処理の高速化を
計ることを目的とする。

【０００５】

【従来の技術】図４，図５により，従来の順序回路の故
障シミュレーションシステムの説明をする。図４は，故
障シミュレーションシステムを示す。

【０００６】図において，１００はホストコンピュータ
，１１０は論理シミュレーション専用装置である。シミ
ュレーション開始とともに，ホストコンピュータ１００
から，シミュレーション回路，テストパターン等の入力
データ，および故障データが送信されてくる。そして，
論理シミュレーション専用機１１０は，入力された，シ
ミュレーション回路，テストパターン，故障データに従
って論理シミュレーションを行い終了すると，終了をホ
ストコンピュータに通知する。

【０００７】（なお，図４の構成は，本発明における順
序回路の故障シミュレーション装置においても共通であ
るので，図４は本発明の実施例においても参照される。 ）図５は，従来の順序回路の故障シミュレーション方式
における故障挿入方法を示す。

【０００８】図において，１２０はシミュレーション対
象の順序回路，１２０’は組合せ回路部であって，順序
回路の回路要素よりなる部分，１２１，１２２，１２３
は順序回路における回路要素であって，全て正常な場合
のものとする。１２４は順序回路の状態値を保持するレ
ジスタ部，１２５は回路要素１２２の真理値表論である
。　　　　１３０はシミュレーション対象の順序回路，
１３０’は順序回路の回路要素よりなる部分，１３１，
１３２，１３３は順序回路における回路要素であって，
１３１，１３３は正常とし，１３２は故障とする。１３
４は順序回路の状態値を保持するレジスタ部，１３５は
回路要素１３２の出力値が常に１となる故障があるとし
た場合の回路要素１３２の論理である。

【０００９】従来の順序回路のシミュレーションにおい
ては，順序回路１２０を，順序回路の回路要素（以後，
回路要素をゲートと称する場合がある）よりなる組合せ
回路部１２０’と順序回路の状態を表す状態値を保持す
るレジスタ部１２４とに分けて構成する。同様に，順序
回路１３０は，組合せ回路部１３０’とレジスタ部１３
４とにより構成する。

【００１０】そして，従来の順序回路の故障シミュレー
ション装置においては，故障挿入は、正常なゲートを故
障のゲートと入れ替えることにより行っていた。例えば
，正常な回路要素１２２を故障した回路要素１３２に入
れ替え，シミュレーション回路上においては，ゲートの
論理を正常な場合の論理を与える真理値表と故障の場合
の論理を与える真理値表の入れ替えを，回路合成をする
ことにより行っていた。

【００１１】

【発明が解決しようとする課題】従来の故障挿入は，上
記のように，ゲートの論理を正常論理と故障論理に入れ
替えるこにより行っていたので，ＶＬＳＩ等のゲート数
が膨大な集積回路では，故障挿入に要する負荷が大きい
ものであった。

【００１２】本発明は，順序回路の故障シミュレション
装置において，ゲートの故障挿入を簡単化し，処理の高
速化を計ることを目的とする。

【００１３】

【課題を解決するための手段】本発明は，ゲートに故障
挿入用の入力端子を設け，故障挿入をゲート入力として
行えるようにした。図１は本発明の基本構成を示す。

【００１４】図において，１はシミュレーション対象の
順序回路，２は順序回路における組合せ論理回路部，３
は順序回路の状態値を保持するレジスタ部，４はテスト
パターン入力部であって，ホストコンピュータから送ら
れてくるテストパターンを受信し，異なるテストパター
ンを順次，シミュレーション対象の順序回路１に入力す
るもの，５は故障データ入力部であって，ホストコンピ
ュータから送られてくる故障データを受信し，故障挿入
部（後述）に順次入力するもの，６は故障挿入部であっ
て，組合せ回路部２における各回路要素に、順次故障を
挿入するもの，７は故障検出部であって，組合せ回路２
の出力に故障を示す値が出力されているかを判定するも
のである。８は同期制御部であって，レジスタ部３，テ
ストパターン入力部４，故障データ入力部５等の動作の
同期信号を出力するものである。１０，１１は組合せ回
路部２における回路要素，１２，１３はそれぞれ回路要
素１０，１１の故障入力部であって，各回路要素に故障
挿入をする入力端子である。１４は故障挿入データの例
を示す。

【００１５】

【作用】図１の基本構成の動作を説明する。テストパタ
ーン入力部４は，同期制御部８の同期信号（クロック）
に制御されて，テストパターンを組合せ回路部２に順次
入力する。同様に，故障データ入力部５は，同期制御部
８のクロックに同期して，故障データを順次故障挿入部
６に入力する。故障挿入部６は，故障データに基づいて
故障挿入データを各回路要素（ゲート）１０，１１の故
障入力部１２，１３に入力する。故障検出部７は，各テ
ストパターン毎に組合せ回路の出力を取り出し，正常な
場合の値と比較する。そして，検出部７は故障を検出す
ると故障検知信号を同期制御部８に送る。同期制御部８
は，故障検出できるテストパターンが見つかったので，
テストパターン入力部にストパターンキャンセル信号を
送り，以降のストパターンをキャンセルする。そして，
故障挿入部６は，次の回路要素（ゲート）に対して故障
挿入を行う。そこで，テストパターン入力部は，再度テ
ストパターンの入力を開始し，故障検出部７は組合せ回
路の出力を取り出し，故障検出を行う。

【００１６】また，上記の処理の過程において，組合せ
回路部２の出力に故障影響が出ない場合には，故障検出
部７はその旨の信号を同期制御部８に送り，レジスタ部
３にレジスタストップ信号を送り，その時のレジスタの
値を組合せ回路に入力するようにするようにする。

【００１７】以上の処理を繰り返して，各回路要素（ゲ
ート）に故障を挿入し，故障シミュレーションを行って
行く。本発明においては，故障挿入は，ゲートに故障挿
入端子（故障入力部）より故障データを挿入することに
より行う。

【００１８】図１における１４は故障挿入データの例を
示す。例えば，図における回路要素（アンドゲート）１
０の場合，故障挿入データ０は故障なし，１はピンＡを
０に固定，２はピンＢを０に固定，３はピンＢを１に固
定とするようなものである。故障データ１は出力が常に
０となる故障をあたえ，故障データ２，３はそれぞれピ
ンＡ，Ｂのオープン故障を与えるものである。

【００１９】上記のように，本発明は，故障挿入をゲー
ト入力として処理するので，故障挿入，削除を容易に行
うことができる。また，被シミュレーション回路の合成
において，故障挿入用ゲートを被シミュレーション回路
に付加するだけであるので，ホストコンピュータに与え
る回路合成の負荷の増加も少ない。

【００２０】

【実施例】図２〜４により本発明の実施例を説明する。 図２，図３の説明をするに先立って，図４により本発明
の概念構成を説明する。本発明における故障シミュレー
ションシステムの概念的構成は，従来の技術において説
明した図４における構成と同様に，ホストコンピュータ
と論理シミュレーション専用装置とにより構成されるも
のである。図４を参照して本発明の故障シミュレーショ
ンシステムを説明する。

【００２１】■　　ホストコンピュータ１００により図
１の構成に回路合成した回路データが論理シミュレーシ
ョン専用装置１１０に送られてくる。■　　ホストコン
ピュータ１００は，テストパターンと故障データをそれ
ぞれ論理シミュレーション専用装置１１０のテストパタ
ーン入力部，故障データ入力部に同期制御部の同期タイ
ミングに合わせて入力する。

【００２２】■　　故障シミュレーションのためのデー
タを送り終えたホストコンピュータ１００は論理シミュ
レーションをスタートさせるさせるためのクロックを送
る。■　　論理シミュレーション専用装置１１０は故障
シミュレーションを実行する。

【００２３】■　　故障シミュレーションを終えた論理
シミュレーション専用装置１１０は故障シミュレーショ
ンが終了したことをホストコンピュータ１００に通知す
る。■　　論理シミュレーション専用装置１１０は故障
シミュレーションデータをホストコンピュータ１００に
送る。

【００２４】図２，図３により本発明の実施例を説明す
る。図２は，本発明のテストパターン入力部と故障デー
タ入力部の実施例を示す。図において，２０はテストパ
ターン入力部，２１は故障データ入力部，２２はホスト
コンピュータ（図示せず）より送られてきた故障データ
，２３はホストコンピュータより送られてきたテストパ
ターンてある。２４は組合せ回路入力部であって，組合
せ回路部（図示せず）にデータを入力する動作をするも
のである。２５はテストパターンをキャンセルするもの
である。Ｆｓｅｎｄは故障送信挿入信号であって，故障
挿入データをゲートの故障入力部に送信するための信号
である。Ｉｓｅｎｄは入力送信信号であって，テストパ
ターンを組合せ回路部に入力するための信号である。 Ｉｃｎｓｌは入力送信取消信号であって，テストパター
ン信号をキャンセルするための信号である。

【００２５】図の構成に基づいて，論理シミュレーショ
ンにおける故障シミュレーションの動作を説明する（必
要に応じて図１を参照する。本図の説明において，括弧
付の番号は図１を参照する）。 （１）　同期制御部（８）　から出力される信号の初期
設定を行う。

【００２６】即ち，Ｆｓｅｎｄ（故障送信信号）クロッ
クを故障なし，Ｉｓｅｎｄ（入力パターン送信信号）ク
ロックをクリア，Ｉｃｎｓｌ（入力送信取消信号）クロ
ックをスルー（テストパターンを通過可能とする），レ
ジスタストップ信号をストップにする（レジスタストッ
プ信号は，故障が検出されなかったときレジスタ部の値
を組合せ回路部（２）　に入力するものである）。

【００２７】（２）　故障データ入力部２１は，同期制
御部（８）　よりＦｓｅｎｄクロックを入力し，故障デ
ータを故障挿入部（６）　へ送り，故障データをセット
する。 （３）　テストパターン入力部２０は，Ｉｓｅｎｄクロ
ックを入力し，論理シミュレーション専用装置に確保し
てあるテストパターンを組合せ回路入力部２４を介して
，順序回路（１）　における組合せ回路部（２）　に送
る。

【００２８】（４）　故障検出部（７）　は，組合せ回
路部（２）　のイベントが終了して，組合せ回路部（２
）　の出力に故障箇所の影響が出ているか調べる。 （５）　組合せ回路部（２）　の出力に故障影響が現れ
たら，故障影響検知クロックを同期制御部（８）　に送
る。

【００２９】（６）　故障検知クロックを受け取った同
期制御部（８）　は，それ以降のテストパターンを必要
としないため，データキャンセル部２５に入力送信取消
信号Ｉｃｎｓｌを送り，残りのテストパターンを無効に
する。 （７）　テストパターンを無効にした場合，次の故障挿
入を行うため，再び（２）　以降の処理を行う。

【００３０】（８）　組合せ回路部（２）　の出力に故
障の影響がなければ，同期制御部（８）　よりレジスタ
部（３）　へレジスタデータストップ信号を送り，レジ
スタ部（３）　のデータを組合せ回路部（２）　に入力
する。 （９）　　　次のテストパターンを組合せ回路部に送る
ため，（３）　以降の処理を繰り返す。

【００３１】（１０）　　全ての回路要素について故障
挿入とテストパターンが求まったらシミュレーションの
動作終了する。 図３により，本発明の故障データの実施例を説明する。 ゲートの状態を表す論理は，通常，０、１，ｘ（０か１
か不明），Ｚ（ハイインピーダンス状態）の４通りで表
される。そして，本発明では，故障の状態を表す場合に
は，正常時の論理シミュレーションと故障挿入した場合
の論理シミュレーションを同時におこない，故障データ
は（故障時の状態／正常時の状態）のように，故障時の
データと正常時のデータの組合せとして表すようにする
。

【００３２】図３において（ａ）　は正常な回路におけ
る論理を示し，（ｂ）　は故障した回路における論理を
示す。 （ｃ）　は本発明における故障データの表し方の例を示
す。 図（ａ）　において，３０，３１はアンドゲート，３２
とオアゲートである。ゲート３０に入力値（０，１），
ゲート３１に入力値（１，１）があった場合の論理を示
す。

【００３３】図（ｂ）　は図（ａ）　と同じ回路構成に
おいて，ゲート３１に故障があった場合を示す。ゲート
３１が故障し，出力値が入力値にかかわらず０で出力さ
れる場合に，図図（ａ）　と同様の入力データがあった
場合の論理を示す。図（ｃ）　は，本発明におけるゲー
ト論理の表し方を示す。

【００３４】本発明においては，図（ｃ）　に示すよう
に，各ゲートの論理を正常な状態の論理と故障の状態の
論理の組（０／０，１／１等）により表す。図において
，スラッシュの左側の値は正常な状態の論理を表し，右
側の値は故障挿入した状態における論理を表す。そして
，実際上は，０／０と１／１はそれぞれ０および１で表
しても差し支えないので，そのように省略して表現する
。

【００３５】このように論理を，故障状態と正常状態の
組合わせに表すことにより，組合せ回路からの出力デー
タをみただけで故障の検出が可能となる。即ち，故障が
検出された場合のデータは０／１，１／０等と，故障時
の状態と正常時の状態で異なる値をとることから簡単に
故障検出を判定することができるようになる。

【００３６】

【発明の効果】本発明によれば，被シミュレーション回
路のゲートに対する故障挿入を簡単に行うことができる
。また，被シミュレーション回路合成の負担も少ない。 故障挿入されたゲートの故障論理も，ゲートのピンの値
を固定値にする等簡単な変更で故障論理を与えることが
できるので，論理シミュレーションの演算を簡単化する
ことができる。そのため，本発明によれば，故障シミュ
レーションの処理速度を高速化することができる。

【図面の簡単な説明】

【図１】本発明の基本構成を示す図である。

【図２】本発明のテストパターン入力部と故障データ入
力部の実施例を示す図である。

【図３】本発明における故障データの実施例を示す図で
ある。

【図４】故障シミュレーションシステムを示す図である
。

【図５】従来の順序回路の故障シミュレーション装置に
おける故障挿入方法を示す図である。

【符号の説明】

１　　：順序回路 ２　　：組合せ回路 ３　　：レジスタ部 ４　　：テストパターン入力部 ５　　：故障データ入力部 ６　　：故障挿入部 ７　　：故障検出部 ８　　：同期制御部 １０：回路要素 １１：回路要素 １２：故障入力部 １３：故障入力部 １４：故障挿入データの例

Claims (4)

【特許請求の範囲】
1. 【請求項１】順序回路の故障シミュレーションを行う装
   置において，組合せ回路部（２）　とレジスタ部（３）
   　とよりなる順序回路部（１）　と，該組合せ回路部（
   ２）　における各回路要素（１０，１１）　に備えられ
   た故障入力部（６）と，該回路要素（１０，１１）　に
   故障を挿入する故障挿入部（６）　と，該順序回路　（
   １１）　にテストパターンを入力するテストパターン入
   力部（４）　と，該故障挿入部（６）　に故障データを
   入力する故障データ入力部（５）　と，該組合せ回路部
   （２）　の出力を入力し，故障を検出する故障検出部（
   ７）　とを備え，シミュレーション対象の順序回路を組
   合せ回路部（２）　と順序回路の状態を保持するレジス
   タ部（３）　により構成し，組合せ回路部（２）　にテ
   ストパターンを入力し，組合せ回路部（２）　の各回路
   要素（１０，１１）　の故障入力部（１２，１３）　よ
   り故障を順次挿入し，組合せ回路部（２）　の出力に，
   故障があらわれたかどうかを判定することを特徴とする
   順序回路の故障シミュレーション装置。
2. 【請求項２】請求項１において，全ての回路要素が正常
   な場合の論理シミュレーションとと回路要素に故障を挿
   入した場合の組合せ回路の論理シミュレーションを同時
   に行い，組合せ回路の出力を故障状態と正常状態の組に
   より表すことを特徴とする順序回路の故障シミュレーシ
   ョン装置。
3. 【請求項３】請求項１において，組合せ回路部（２）　
   の出力値に故障の影響が表れている場合，同期制御部へ
   クロックを送って知らせることを特徴とする順序回路の
   故障シミュレ−ション装置。
4. 【請求項４】請求項１において，同期制御部からのクロ
   ックにより残りのテストパタ−ンを無効にすることを特
   徴とする順序回路の故障シミュレ−ション装置。