JPH04290120A - 5b6b逆変換マーク率判定回路 - Google Patents
5b6b逆変換マーク率判定回路Info
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- JPH04290120A JPH04290120A JP5497791A JP5497791A JPH04290120A JP H04290120 A JPH04290120 A JP H04290120A JP 5497791 A JP5497791 A JP 5497791A JP 5497791 A JP5497791 A JP 5497791A JP H04290120 A JPH04290120 A JP H04290120A
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- 238000006243 chemical reaction Methods 0.000 title claims abstract description 24
- 238000001514 detection method Methods 0.000 description 6
- 238000010586 diagram Methods 0.000 description 6
- 238000000034 method Methods 0.000 description 3
- 230000009466 transformation Effects 0.000 description 2
- 230000005540 biological transmission Effects 0.000 description 1
- 239000000872 buffer Substances 0.000 description 1
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 230000008929 regeneration Effects 0.000 description 1
- 238000011069 regeneration method Methods 0.000 description 1
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- Dc Digital Transmission (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【0001】
【産業上の利用分野】本発明は、主にディジタル伝送に
用いられ、5B6B符号則変換された6ビットの信号を
、元の5ビット信号に逆変換する5B6B逆変換回路に
関する。
用いられ、5B6B符号則変換された6ビットの信号を
、元の5ビット信号に逆変換する5B6B逆変換回路に
関する。
【0002】
【従来の技術】一般に、ディジタル伝送された受信信号
からタイミング情報を抽出し、このタイミング情報によ
り再生中継を行う自己タイミング方式においては、入力
符号系列が‘0’連続であるときに伝送路上においてタ
イミング情報が消失しないように、‘0’連続を抑圧す
る符号に変換する必要があり、その一手段として5B6
B符号則変換が挙げられる。
からタイミング情報を抽出し、このタイミング情報によ
り再生中継を行う自己タイミング方式においては、入力
符号系列が‘0’連続であるときに伝送路上においてタ
イミング情報が消失しないように、‘0’連続を抑圧す
る符号に変換する必要があり、その一手段として5B6
B符号則変換が挙げられる。
【0003】この5B6B符号則変換とは、あるディジ
タル信号列を5ビットずつに分け、図6に示す変換表に
基づいて6ビットのパターンに変換するものである。 又、5B6B符号則逆変換とは、前記の5B6B符号則
変換した6ビットのパターンのマーク率(6ビット中の
‘1’の数を示す)を検出し、このマーク率により図6
の変換表に基づいて元の5ビットパターンに逆変換する
ものである。以下、図6をもちいて5B6B符号則逆変
換を説明する。
タル信号列を5ビットずつに分け、図6に示す変換表に
基づいて6ビットのパターンに変換するものである。 又、5B6B符号則逆変換とは、前記の5B6B符号則
変換した6ビットのパターンのマーク率(6ビット中の
‘1’の数を示す)を検出し、このマーク率により図6
の変換表に基づいて元の5ビットパターンに逆変換する
ものである。以下、図6をもちいて5B6B符号則逆変
換を説明する。
【0004】図6に示すように、5B6B符号則変換し
た6ビットのパターンのマーク率が3/6 の場合、下
位1桁目にある‘1’又は‘0’を除去することで元の
5ビットのパターンに逆変換される。
た6ビットのパターンのマーク率が3/6 の場合、下
位1桁目にある‘1’又は‘0’を除去することで元の
5ビットのパターンに逆変換される。
【0005】又、5B6B符号則変換した6ビットのパ
ターンのマーク率が4/6 又は2/6 の場合、即ち
パリティ+2または−2の場合、5ビット中の‘1’の
数が5個或いは4個または1個か0個の5ビットのパタ
ーンに図6の変換表に基づいて逆変換される。
ターンのマーク率が4/6 又は2/6 の場合、即ち
パリティ+2または−2の場合、5ビット中の‘1’の
数が5個或いは4個または1個か0個の5ビットのパタ
ーンに図6の変換表に基づいて逆変換される。
【0006】図5は、従来の5B6B符号則逆変換回路
を示し、該5B6B符号則逆変換回路では、データD1
(1ビット目)〜データD6 (6ビット目)よりな
る6ビット構成の入力データS11を5ビットの出力デ
ータS14に変換している。
を示し、該5B6B符号則逆変換回路では、データD1
(1ビット目)〜データD6 (6ビット目)よりな
る6ビット構成の入力データS11を5ビットの出力デ
ータS14に変換している。
【0007】この5B6B符号則逆変換回路は、図6の
変換パターンにあるマーク率2/6 、3/6 または
4/6 を検出し、マーク率が2/6 又は4/6 で
ある時には信号S16を出力し且つマーク率が3/6
である時には信号S17を出力する第一検出回路31と
、図6の変換パターンにないマーク率0/6,1/6,
2/6,4/6,5/6 又は6/6(但し、マーク率
2/6,4/6 については図6の変換パターンにない
もの)を検出した時には信号S18を出力する第二検出
回路32と、第一検出回路31から信号S16が出力さ
れた時には信号S11を5B6B符号則逆変換して5ビ
ットの信号S12として出力する第一符号則逆変換回路
33と、信号S11の中の信号D1 を除いた信号S1
5(D2 〜D6 の5ビットよりなる信号)を出力す
る第二符号則逆変換回路34と、通常は信号S12を信
号S13として出力し第一検出回路31から信号S17
が出力された時には信号S15を信号S13として選択
出力する第一セレクタ35と、通常は信号S13を信号
S14として出力し且つ第二検出回路32から信号S1
8が出力された時には信号‘ 10101 ’を信号S
14として選択出力する第二セレクタ36からなる。
変換パターンにあるマーク率2/6 、3/6 または
4/6 を検出し、マーク率が2/6 又は4/6 で
ある時には信号S16を出力し且つマーク率が3/6
である時には信号S17を出力する第一検出回路31と
、図6の変換パターンにないマーク率0/6,1/6,
2/6,4/6,5/6 又は6/6(但し、マーク率
2/6,4/6 については図6の変換パターンにない
もの)を検出した時には信号S18を出力する第二検出
回路32と、第一検出回路31から信号S16が出力さ
れた時には信号S11を5B6B符号則逆変換して5ビ
ットの信号S12として出力する第一符号則逆変換回路
33と、信号S11の中の信号D1 を除いた信号S1
5(D2 〜D6 の5ビットよりなる信号)を出力す
る第二符号則逆変換回路34と、通常は信号S12を信
号S13として出力し第一検出回路31から信号S17
が出力された時には信号S15を信号S13として選択
出力する第一セレクタ35と、通常は信号S13を信号
S14として出力し且つ第二検出回路32から信号S1
8が出力された時には信号‘ 10101 ’を信号S
14として選択出力する第二セレクタ36からなる。
【0008】上記のように、5B6B符号則逆変換回路
は6ビットの5B6B符号則に逆変換したパターンのマ
ーク率を検出し、マーク率が2/6,3/6 又は4/
6 であれば、図6の変換パターンに基づいて5B6B
符号則逆変換を行い、マーク率が0/6,1/6,2/
6,4/6,5/6 又は6/6(但し、マーク率2/
6,4/6 については図6の変換パターンにないもの
)であれば、‘ 10101 ’ という5ビット信号
に変換している。
は6ビットの5B6B符号則に逆変換したパターンのマ
ーク率を検出し、マーク率が2/6,3/6 又は4/
6 であれば、図6の変換パターンに基づいて5B6B
符号則逆変換を行い、マーク率が0/6,1/6,2/
6,4/6,5/6 又は6/6(但し、マーク率2/
6,4/6 については図6の変換パターンにないもの
)であれば、‘ 10101 ’ という5ビット信号
に変換している。
【0009】この従来の回路では、マーク率の検出にお
いて6ビットのデータによる全てのパターン(26 =
64パターン)を検出していたために冗長回路を多く含
み、回路規模が大きくなってしまう。この為、高速動作
の場合、消費電力も大きくなってしまう。
いて6ビットのデータによる全てのパターン(26 =
64パターン)を検出していたために冗長回路を多く含
み、回路規模が大きくなってしまう。この為、高速動作
の場合、消費電力も大きくなってしまう。
【0010】
【発明が解決しようとする課題】従って、従来の5B6
B符号則逆変換回路においてマーク率を検出する場合、
回路規模が大となり、消費電力が大きくなり、従ってコ
ストが増大するという課題がある。
B符号則逆変換回路においてマーク率を検出する場合、
回路規模が大となり、消費電力が大きくなり、従ってコ
ストが増大するという課題がある。
【0011】本発明は、回路規模を小さくした5B6B
符号則逆変換回路を提供することを目的とする。
符号則逆変換回路を提供することを目的とする。
【0012】
【課題を解決するための手段】上記の目的を達成するた
め本発明では、5B6B符号信号の6ビットのパターン
中の下位2ビットから2ビット論理値を求める第一半加
算器1−1 と、上記5B6B符号信号の中位2ビット
から2ビット論理値を求める第二半加算器1−2 と、
上記5B6B符号信号の上位2ビットから2ビット論理
値を求める第三半加算器1−3 と、前記第一半加算器
1−1 と第二半加算器1−2 および第三半加算器1
−3 の2ビット論理値の下位ビットの3データを復号
する第一デコーダ2−1 と、前記第一半加算器1−1
と第二半加算器1−2 および第三半加算器1−3
の2ビット論理値の上位ビットの3データを復号する第
二デコーダ2−2 と、前記第一デコーダ2−1 と第
二デコーダ2−2の出力の組み合わせ論理よりマーク率
を検出する6ビットマーク率判定回路3とを設けるよう
に構成する。
め本発明では、5B6B符号信号の6ビットのパターン
中の下位2ビットから2ビット論理値を求める第一半加
算器1−1 と、上記5B6B符号信号の中位2ビット
から2ビット論理値を求める第二半加算器1−2 と、
上記5B6B符号信号の上位2ビットから2ビット論理
値を求める第三半加算器1−3 と、前記第一半加算器
1−1 と第二半加算器1−2 および第三半加算器1
−3 の2ビット論理値の下位ビットの3データを復号
する第一デコーダ2−1 と、前記第一半加算器1−1
と第二半加算器1−2 および第三半加算器1−3
の2ビット論理値の上位ビットの3データを復号する第
二デコーダ2−2 と、前記第一デコーダ2−1 と第
二デコーダ2−2の出力の組み合わせ論理よりマーク率
を検出する6ビットマーク率判定回路3とを設けるよう
に構成する。
【0013】
【作用】本発明は図1に示すごとく、6ビットよりなる
5B6B符号信号を2ビットづつに分け、下位2ビット
を第一半加算器1−1 に、中位2ビットを第二半加算
器1−2 に、また上位2ビットを第三半加算器1−3
に加えてそれぞれ2ビットの論理値を求め、又、第一
デコーダ2−1 にて前記第一半加算器1−1 〜第三
半加算器1−3 から出力される2ビット論理値の下位
ビットを復号し、更に、第二デコーダ2−2 にて前記
第一半加算器1−1 〜第三半加算器1−3 から出力
される2ビットの上位ビットを復号するようにしている
。
5B6B符号信号を2ビットづつに分け、下位2ビット
を第一半加算器1−1 に、中位2ビットを第二半加算
器1−2 に、また上位2ビットを第三半加算器1−3
に加えてそれぞれ2ビットの論理値を求め、又、第一
デコーダ2−1 にて前記第一半加算器1−1 〜第三
半加算器1−3 から出力される2ビット論理値の下位
ビットを復号し、更に、第二デコーダ2−2 にて前記
第一半加算器1−1 〜第三半加算器1−3 から出力
される2ビットの上位ビットを復号するようにしている
。
【0014】そして、6ビットマーク率判定回路3にお
いて前記第一デコーダ2−1 と第二デコーダ2−2
からの出力を組み合わせ論理を求めることにより、6ビ
ットマーク率を検出する。
いて前記第一デコーダ2−1 と第二デコーダ2−2
からの出力を組み合わせ論理を求めることにより、6ビ
ットマーク率を検出する。
【0015】
【実施例】以下、図2〜図4により本発明の実施例を詳
細に説明する。図2は一例としての半加算器を第一半加
算器1−1 で示した例であり、該第一半加算器1−1
はENORゲート11とORゲート12で構成する。 なお、図3にて第一半加算器1−1 の論理値とマーク
率を説明する。図2と図3において、A、Bは半加算器
1−1 に入力するデータであり、6ビットのパターン
を3つに区切った2ビット毎のデータである。又、XS
とXCは半加算器1−1 の論理値である。この半加算
器1−1 では、入力データA、B、論理値XS、XC
とマーク率の関係は下記の通りである。
細に説明する。図2は一例としての半加算器を第一半加
算器1−1 で示した例であり、該第一半加算器1−1
はENORゲート11とORゲート12で構成する。 なお、図3にて第一半加算器1−1 の論理値とマーク
率を説明する。図2と図3において、A、Bは半加算器
1−1 に入力するデータであり、6ビットのパターン
を3つに区切った2ビット毎のデータである。又、XS
とXCは半加算器1−1 の論理値である。この半加算
器1−1 では、入力データA、B、論理値XS、XC
とマーク率の関係は下記の通りである。
【0016】
A=0、B=0の時、XS=1、XC=0となり、
マーク率‘0/2 ’、 A=0、B=1の時、XS
=0、XC=1となり、マーク率‘1/2 ’、 A
=1、B=0の時、XS=0、XC=1となり、マーク
率‘1/2 ’、 A=1、B=1の時、XS=1、
XC=1となり、マーク率‘2/2 ’、これは入力デ
ータA、Bの2ビット毎のマーク率の検出値であり、こ
の組み合わせ(20通り)にて入力データ6ビットのマ
ーク率を判定することができる。つまり、3つの2ビッ
ト毎のマーク率は、 0+0+0の場合、6ビット・マーク率は‘0/6 ’
、1+0+0の場合、6ビット・マーク率は‘1/6
’、0+1+0の場合、6ビット・マーク率は‘1/6
’、0+0+1の場合、6ビット・マーク率は‘1/
6 ’、1+1+0の場合、6ビット・マーク率は‘2
/6 ’、1+0+1の場合、6ビット・マーク率は‘
2/6 ’、0+1+1の場合、6ビット・マーク率は
‘2/6 ’、2+0+0の場合、6ビット・マーク率
は‘2/6 ’、0+2+0の場合、6ビット・マーク
率は‘2/6 ’、0+0+2の場合、6ビット・マー
ク率は‘2/6 ’、0+2+2の場合、6ビット・マ
ーク率は‘4/6 ’、2+0+2の場合、6ビット・
マーク率は‘4/6 ’、2+2+0の場合、6ビット
・マーク率は‘4/6 ’、2+1+1の場合、6ビッ
ト・マーク率は‘4/6 ’、1+2+1の場合、6ビ
ット・マーク率は‘4/6 ’、1+1+2の場合、6
ビット・マーク率は‘4/6 ’、1+2+2の場合、
6ビット・マーク率は‘5/6 ’2+1+2の場合、
6ビット・マーク率は‘5/6 ’2+2+1の場合、
6ビット・マーク率は‘5/6 ’2+2+2の場合、
6ビット・マーク率は‘6/6 ’、と検出される。こ
れ以外の場合は、6ビットマーク率が‘3/6 ’であ
ると判断できる。
マーク率‘0/2 ’、 A=0、B=1の時、XS
=0、XC=1となり、マーク率‘1/2 ’、 A
=1、B=0の時、XS=0、XC=1となり、マーク
率‘1/2 ’、 A=1、B=1の時、XS=1、
XC=1となり、マーク率‘2/2 ’、これは入力デ
ータA、Bの2ビット毎のマーク率の検出値であり、こ
の組み合わせ(20通り)にて入力データ6ビットのマ
ーク率を判定することができる。つまり、3つの2ビッ
ト毎のマーク率は、 0+0+0の場合、6ビット・マーク率は‘0/6 ’
、1+0+0の場合、6ビット・マーク率は‘1/6
’、0+1+0の場合、6ビット・マーク率は‘1/6
’、0+0+1の場合、6ビット・マーク率は‘1/
6 ’、1+1+0の場合、6ビット・マーク率は‘2
/6 ’、1+0+1の場合、6ビット・マーク率は‘
2/6 ’、0+1+1の場合、6ビット・マーク率は
‘2/6 ’、2+0+0の場合、6ビット・マーク率
は‘2/6 ’、0+2+0の場合、6ビット・マーク
率は‘2/6 ’、0+0+2の場合、6ビット・マー
ク率は‘2/6 ’、0+2+2の場合、6ビット・マ
ーク率は‘4/6 ’、2+0+2の場合、6ビット・
マーク率は‘4/6 ’、2+2+0の場合、6ビット
・マーク率は‘4/6 ’、2+1+1の場合、6ビッ
ト・マーク率は‘4/6 ’、1+2+1の場合、6ビ
ット・マーク率は‘4/6 ’、1+1+2の場合、6
ビット・マーク率は‘4/6 ’、1+2+2の場合、
6ビット・マーク率は‘5/6 ’2+1+2の場合、
6ビット・マーク率は‘5/6 ’2+2+1の場合、
6ビット・マーク率は‘5/6 ’2+2+2の場合、
6ビット・マーク率は‘6/6 ’、と検出される。こ
れ以外の場合は、6ビットマーク率が‘3/6 ’であ
ると判断できる。
【0017】この方式により、検出するパターン数は、
約1/3程度(64パターンより20パターンに減少)
になり、回路規模の縮小を実現できる。以下、図4によ
り該回路を詳細に説明する。
約1/3程度(64パターンより20パターンに減少)
になり、回路規模の縮小を実現できる。以下、図4によ
り該回路を詳細に説明する。
【0018】図4は本発明の5B6B符号則逆変換マー
ク率判定回路である。図4中、1は半加算器であり、6
ビットデータの下位2桁データの論理値を図3により求
める第一半加算器1−1 と、前記第一半加算器1−1
と同一の構成を有し6ビットデータの中位2桁データ
の論理値を図3により求める第二半加算器1−2 と、
前記第一半加算器1−1 と同一の構成を有し6ビット
データの上位2桁データの論理値を図3により求める第
三半加算器1−3 を具える。
ク率判定回路である。図4中、1は半加算器であり、6
ビットデータの下位2桁データの論理値を図3により求
める第一半加算器1−1 と、前記第一半加算器1−1
と同一の構成を有し6ビットデータの中位2桁データ
の論理値を図3により求める第二半加算器1−2 と、
前記第一半加算器1−1 と同一の構成を有し6ビット
データの上位2桁データの論理値を図3により求める第
三半加算器1−3 を具える。
【0019】尚、2は二つの3:8変換のデコーダより
なり、第一半加算器1−1 〜第三半加算器1−3 に
て6ビットのパターンの中の2ビット毎のマーク率を求
め、2ビット論理値の下位桁の3つのデータ(3ビット
のコード)を入力して8並列の‘1’または‘0’のデ
ータに復号する第一デコーダ2−1 と、2ビット論理
値の上位桁の3つのデータ(3ビットのコード)を入力
して8並列の‘1’または‘0’のデータに復号する第
二デコーダ2−2 を具える。
なり、第一半加算器1−1 〜第三半加算器1−3 に
て6ビットのパターンの中の2ビット毎のマーク率を求
め、2ビット論理値の下位桁の3つのデータ(3ビット
のコード)を入力して8並列の‘1’または‘0’のデ
ータに復号する第一デコーダ2−1 と、2ビット論理
値の上位桁の3つのデータ(3ビットのコード)を入力
して8並列の‘1’または‘0’のデータに復号する第
二デコーダ2−2 を具える。
【0020】又、3は6ビットマーク率判定回路であり
、第一デコーダ2−1 、第二データ2−2 からの8
並列の復号データを極性変換するバッファ3−1a〜3
−1oと3入力論理和のORゲート3−2a〜3−2d
と2入力論理積のANDゲート3−3a〜3−3kおよ
び多入力論理ゲート3−4a〜3−4cを具える。
、第一デコーダ2−1 、第二データ2−2 からの8
並列の復号データを極性変換するバッファ3−1a〜3
−1oと3入力論理和のORゲート3−2a〜3−2d
と2入力論理積のANDゲート3−3a〜3−3kおよ
び多入力論理ゲート3−4a〜3−4cを具える。
【0021】なお、本回路におけるマーク率検出のため
の演算は以下の通り行われる。 D1 〜D6 XS XC 第一デコーダ
第二デコーダ マーク率の検出、000000
111 000 011111
11 11111110 論理ゲ
ート3−4aから
0/6を検出110000
111 100 111101
11 11111110 論理ゲ
ート3−4bから
2/6を検出111100
111 110 111111
01 11111110 論理ゲ
ート3−4cから
4/6を検出001111
111 011 111011
11 11111110 論理ゲ
ート3−4cから
4/6を検出110101
100 111 111111
10 11110111 論理ゲ
ート3−4cから
4/6を検出111111
111 111 111111
10 11111110 論理ゲ
ート3−3kから
6/6を検出 即ち、本発
明の第一半加算器1−1 〜第三半加算器1−3 では
2ビット毎のマーク率コードを求め、次に第一デコーダ
2−1 および第二デコーダ2−2 にて3ビットの論
理値をそれぞれ8並列信号に復号し、この復号された8
並列信号を6ビットマーク率判定回路で組み合わせるこ
とにより、5B6B符号信号6ビットのマーク率 ‘
0/6 ’ と ‘ 1/6 ’, ‘ 2/6 ’,
‘ 4/6 ’,‘ 5/6 ’ と ‘ 6/6 ’
の検出を行っている。
の演算は以下の通り行われる。 D1 〜D6 XS XC 第一デコーダ
第二デコーダ マーク率の検出、000000
111 000 011111
11 11111110 論理ゲ
ート3−4aから
0/6を検出110000
111 100 111101
11 11111110 論理ゲ
ート3−4bから
2/6を検出111100
111 110 111111
01 11111110 論理ゲ
ート3−4cから
4/6を検出001111
111 011 111011
11 11111110 論理ゲ
ート3−4cから
4/6を検出110101
100 111 111111
10 11110111 論理ゲ
ート3−4cから
4/6を検出111111
111 111 111111
10 11111110 論理ゲ
ート3−3kから
6/6を検出 即ち、本発
明の第一半加算器1−1 〜第三半加算器1−3 では
2ビット毎のマーク率コードを求め、次に第一デコーダ
2−1 および第二デコーダ2−2 にて3ビットの論
理値をそれぞれ8並列信号に復号し、この復号された8
並列信号を6ビットマーク率判定回路で組み合わせるこ
とにより、5B6B符号信号6ビットのマーク率 ‘
0/6 ’ と ‘ 1/6 ’, ‘ 2/6 ’,
‘ 4/6 ’,‘ 5/6 ’ と ‘ 6/6 ’
の検出を行っている。
【0022】
【発明の効果】以上の説明から明らかなように本発明に
よれば、5B6B符号則逆変換回路のゲート規模の縮小
が可能となり、消費電力の削減やコスト低減の効果を奏
する。
よれば、5B6B符号則逆変換回路のゲート規模の縮小
が可能となり、消費電力の削減やコスト低減の効果を奏
する。
【図1】 本発明の原理構成を示す図である。
【図2】 半加算器の回路構成を説明する図である。
【図3】 半加算器の論理値とマーク率を説明する図
である。
である。
【図4】 本発明の一実施例の回路構成を示す図であ
る。
る。
【図5】 従来の一実施例の回路構成を示す図である
。
。
【図6】 5B6B符号則逆変換パターンを説明する
図である。
図である。
1−1 は第一半加算器
1−2 は第二半加算器
1−3 は第三半加算器
2−1 は第一デコーダ
2−2 は第二デコーダ
3は6ビットマーク率判定回路
Claims (1)
- 【請求項1】 5B6B符号信号の6ビットのパター
ン中の下位2ビットから2ビット論理値を求める第一半
加算器(1−1) と、上記5B6B符号信号の中位2
ビットから2ビット論理値を求める第二半加算器(1−
2) と、上記5B6B符号信号の上位2ビットから2
ビット論理値を求める第三半加算器(1−3) と、前
記第一半加算器(1−1) と第二半加算器(1−2)
および第三半加算器(1−3) の2ビット論理値の
下位ビットの3データを復号する第一デコーダ(2−1
) と、前記第一半加算器(1−1) と第二半加算器
(1−2) および第三半加算器(1−3) の2ビッ
ト論理値の上位ビットの3データを復号する第二デコー
ダ(2−2) と、前記第一デコーダ(2−1) と第
二デコーダ(2−2) の出力の組み合わせ論理よりマ
ーク率を検出する6ビットマーク率判定回路(3) と
、を設けたことを特徴とする5B6B逆変換マーク率判
定回路。
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP5497791A JP2500949B2 (ja) | 1991-03-19 | 1991-03-19 | 5b6b逆変換マ―ク率判定回路 |
US07/787,864 US5293165A (en) | 1990-11-09 | 1991-11-05 | 5B6B coding rule inverse conversion circuit for digital transmission |
DE69130249T DE69130249T2 (de) | 1990-11-09 | 1991-11-07 | Dekodierer für 5B6B-Kode |
EP91118997A EP0484946B1 (en) | 1990-11-09 | 1991-11-07 | Decoder for 5B6B code |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP5497791A JP2500949B2 (ja) | 1991-03-19 | 1991-03-19 | 5b6b逆変換マ―ク率判定回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH04290120A true JPH04290120A (ja) | 1992-10-14 |
JP2500949B2 JP2500949B2 (ja) | 1996-05-29 |
Family
ID=12985713
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP5497791A Expired - Lifetime JP2500949B2 (ja) | 1990-11-09 | 1991-03-19 | 5b6b逆変換マ―ク率判定回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2500949B2 (ja) |
-
1991
- 1991-03-19 JP JP5497791A patent/JP2500949B2/ja not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
JP2500949B2 (ja) | 1996-05-29 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19960123 |