JPH04290120A - ５ｂ６ｂ逆変換マーク率判定回路 - Google Patents
５ｂ６ｂ逆変換マーク率判定回路Info
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- JPH04290120A JPH04290120A JP5497791A JP5497791A JPH04290120A JP H04290120 A JPH04290120 A JP H04290120A JP 5497791 A JP5497791 A JP 5497791A JP 5497791 A JP5497791 A JP 5497791A JP H04290120 A JPH04290120 A JP H04290120A
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- 238000006243 chemical reaction Methods 0.000 title claims abstract description 24
- 238000001514 detection method Methods 0.000 description 6
- 238000010586 diagram Methods 0.000 description 6
- 238000000034 method Methods 0.000 description 3
- 230000009466 transformation Effects 0.000 description 2
- 230000005540 biological transmission Effects 0.000 description 1
- 239000000872 buffer Substances 0.000 description 1
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 230000008929 regeneration Effects 0.000 description 1
- 238000011069 regeneration method Methods 0.000 description 1
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- Dc Digital Transmission (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、主にディジタル伝送に
用いられ、５Ｂ６Ｂ符号則変換された６ビットの信号を
、元の５ビット信号に逆変換する５Ｂ６Ｂ逆変換回路に
関する。
用いられ、５Ｂ６Ｂ符号則変換された６ビットの信号を
、元の５ビット信号に逆変換する５Ｂ６Ｂ逆変換回路に
関する。
【０００２】
【従来の技術】一般に、ディジタル伝送された受信信号
からタイミング情報を抽出し、このタイミング情報によ
り再生中継を行う自己タイミング方式においては、入力
符号系列が‘０’連続であるときに伝送路上においてタ
イミング情報が消失しないように、‘０’連続を抑圧す
る符号に変換する必要があり、その一手段として５Ｂ６
Ｂ符号則変換が挙げられる。
からタイミング情報を抽出し、このタイミング情報によ
り再生中継を行う自己タイミング方式においては、入力
符号系列が‘０’連続であるときに伝送路上においてタ
イミング情報が消失しないように、‘０’連続を抑圧す
る符号に変換する必要があり、その一手段として５Ｂ６
Ｂ符号則変換が挙げられる。
【０００３】この５Ｂ６Ｂ符号則変換とは、あるディジ
タル信号列を５ビットずつに分け、図６に示す変換表に
基づいて６ビットのパターンに変換するものである。 又、５Ｂ６Ｂ符号則逆変換とは、前記の５Ｂ６Ｂ符号則
変換した６ビットのパターンのマーク率（６ビット中の
‘１’の数を示す）を検出し、このマーク率により図６
の変換表に基づいて元の５ビットパターンに逆変換する
ものである。以下、図６をもちいて５Ｂ６Ｂ符号則逆変
換を説明する。
タル信号列を５ビットずつに分け、図６に示す変換表に
基づいて６ビットのパターンに変換するものである。 又、５Ｂ６Ｂ符号則逆変換とは、前記の５Ｂ６Ｂ符号則
変換した６ビットのパターンのマーク率（６ビット中の
‘１’の数を示す）を検出し、このマーク率により図６
の変換表に基づいて元の５ビットパターンに逆変換する
ものである。以下、図６をもちいて５Ｂ６Ｂ符号則逆変
換を説明する。
【０００４】図６に示すように、５Ｂ６Ｂ符号則変換し
た６ビットのパターンのマーク率が３／６ の場合、下
位１桁目にある‘１’又は‘０’を除去することで元の
５ビットのパターンに逆変換される。
た６ビットのパターンのマーク率が３／６ の場合、下
位１桁目にある‘１’又は‘０’を除去することで元の
５ビットのパターンに逆変換される。
【０００５】又、５Ｂ６Ｂ符号則変換した６ビットのパ
ターンのマーク率が４／６ 又は２／６ の場合、即ち
パリティ＋２または−２の場合、５ビット中の‘１’の
数が５個或いは４個または１個か０個の５ビットのパタ
ーンに図６の変換表に基づいて逆変換される。
ターンのマーク率が４／６ 又は２／６ の場合、即ち
パリティ＋２または−２の場合、５ビット中の‘１’の
数が５個或いは４個または１個か０個の５ビットのパタ
ーンに図６の変換表に基づいて逆変換される。
【０００６】図５は、従来の５Ｂ６Ｂ符号則逆変換回路
を示し、該５Ｂ６Ｂ符号則逆変換回路では、データＤ１
（１ビット目）〜データＤ６ （６ビット目）よりな
る６ビット構成の入力データＳ１１を５ビットの出力デ
ータＳ１４に変換している。
を示し、該５Ｂ６Ｂ符号則逆変換回路では、データＤ１
（１ビット目）〜データＤ６ （６ビット目）よりな
る６ビット構成の入力データＳ１１を５ビットの出力デ
ータＳ１４に変換している。
【０００７】この５Ｂ６Ｂ符号則逆変換回路は、図６の
変換パターンにあるマーク率２／６ 、３／６ または
４／６ を検出し、マーク率が２／６ 又は４／６ で
ある時には信号Ｓ１６を出力し且つマーク率が３／６
である時には信号Ｓ１７を出力する第一検出回路３１と
、図６の変換パターンにないマーク率０／６，１／６，
２／６，４／６，５／６ 又は６／６（但し、マーク率
２／６，４／６ については図６の変換パターンにない
もの）を検出した時には信号Ｓ１８を出力する第二検出
回路３２と、第一検出回路３１から信号Ｓ１６が出力さ
れた時には信号Ｓ１１を５Ｂ６Ｂ符号則逆変換して５ビ
ットの信号Ｓ１２として出力する第一符号則逆変換回路
３３と、信号Ｓ１１の中の信号Ｄ１ を除いた信号Ｓ１
５（Ｄ２ 〜Ｄ６ の５ビットよりなる信号）を出力す
る第二符号則逆変換回路３４と、通常は信号Ｓ１２を信
号Ｓ１３として出力し第一検出回路３１から信号Ｓ１７
が出力された時には信号Ｓ１５を信号Ｓ１３として選択
出力する第一セレクタ３５と、通常は信号Ｓ１３を信号
Ｓ１４として出力し且つ第二検出回路３２から信号Ｓ１
８が出力された時には信号‘ １０１０１ ’を信号Ｓ
１４として選択出力する第二セレクタ３６からなる。
変換パターンにあるマーク率２／６ 、３／６ または
４／６ を検出し、マーク率が２／６ 又は４／６ で
ある時には信号Ｓ１６を出力し且つマーク率が３／６
である時には信号Ｓ１７を出力する第一検出回路３１と
、図６の変換パターンにないマーク率０／６，１／６，
２／６，４／６，５／６ 又は６／６（但し、マーク率
２／６，４／６ については図６の変換パターンにない
もの）を検出した時には信号Ｓ１８を出力する第二検出
回路３２と、第一検出回路３１から信号Ｓ１６が出力さ
れた時には信号Ｓ１１を５Ｂ６Ｂ符号則逆変換して５ビ
ットの信号Ｓ１２として出力する第一符号則逆変換回路
３３と、信号Ｓ１１の中の信号Ｄ１ を除いた信号Ｓ１
５（Ｄ２ 〜Ｄ６ の５ビットよりなる信号）を出力す
る第二符号則逆変換回路３４と、通常は信号Ｓ１２を信
号Ｓ１３として出力し第一検出回路３１から信号Ｓ１７
が出力された時には信号Ｓ１５を信号Ｓ１３として選択
出力する第一セレクタ３５と、通常は信号Ｓ１３を信号
Ｓ１４として出力し且つ第二検出回路３２から信号Ｓ１
８が出力された時には信号‘ １０１０１ ’を信号Ｓ
１４として選択出力する第二セレクタ３６からなる。
【０００８】上記のように、５Ｂ６Ｂ符号則逆変換回路
は６ビットの５Ｂ６Ｂ符号則に逆変換したパターンのマ
ーク率を検出し、マーク率が２／６，３／６ 又は４／
６ であれば、図６の変換パターンに基づいて５Ｂ６Ｂ
符号則逆変換を行い、マーク率が０／６，１／６，２／
６，４／６，５／６ 又は６／６（但し、マーク率２／
６，４／６ については図６の変換パターンにないもの
）であれば、‘ １０１０１ ’ という５ビット信号
に変換している。
は６ビットの５Ｂ６Ｂ符号則に逆変換したパターンのマ
ーク率を検出し、マーク率が２／６，３／６ 又は４／
６ であれば、図６の変換パターンに基づいて５Ｂ６Ｂ
符号則逆変換を行い、マーク率が０／６，１／６，２／
６，４／６，５／６ 又は６／６（但し、マーク率２／
６，４／６ については図６の変換パターンにないもの
）であれば、‘ １０１０１ ’ という５ビット信号
に変換している。
【０００９】この従来の回路では、マーク率の検出にお
いて６ビットのデータによる全てのパターン（２６ ＝
６４パターン）を検出していたために冗長回路を多く含
み、回路規模が大きくなってしまう。この為、高速動作
の場合、消費電力も大きくなってしまう。
いて６ビットのデータによる全てのパターン（２６ ＝
６４パターン）を検出していたために冗長回路を多く含
み、回路規模が大きくなってしまう。この為、高速動作
の場合、消費電力も大きくなってしまう。
【００１０】
【発明が解決しようとする課題】従って、従来の５Ｂ６
Ｂ符号則逆変換回路においてマーク率を検出する場合、
回路規模が大となり、消費電力が大きくなり、従ってコ
ストが増大するという課題がある。
Ｂ符号則逆変換回路においてマーク率を検出する場合、
回路規模が大となり、消費電力が大きくなり、従ってコ
ストが増大するという課題がある。
【００１１】本発明は、回路規模を小さくした５Ｂ６Ｂ
符号則逆変換回路を提供することを目的とする。
符号則逆変換回路を提供することを目的とする。
【００１２】
【課題を解決するための手段】上記の目的を達成するた
め本発明では、５Ｂ６Ｂ符号信号の６ビットのパターン
中の下位２ビットから２ビット論理値を求める第一半加
算器１−１ と、上記５Ｂ６Ｂ符号信号の中位２ビット
から２ビット論理値を求める第二半加算器１−２ と、
上記５Ｂ６Ｂ符号信号の上位２ビットから２ビット論理
値を求める第三半加算器１−３ と、前記第一半加算器
１−１ と第二半加算器１−２ および第三半加算器１
−３ の２ビット論理値の下位ビットの３データを復号
する第一デコーダ２−１ と、前記第一半加算器１−１
と第二半加算器１−２ および第三半加算器１−３
の２ビット論理値の上位ビットの３データを復号する第
二デコーダ２−２ と、前記第一デコーダ２−１ と第
二デコーダ２−２の出力の組み合わせ論理よりマーク率
を検出する６ビットマーク率判定回路３とを設けるよう
に構成する。
め本発明では、５Ｂ６Ｂ符号信号の６ビットのパターン
中の下位２ビットから２ビット論理値を求める第一半加
算器１−１ と、上記５Ｂ６Ｂ符号信号の中位２ビット
から２ビット論理値を求める第二半加算器１−２ と、
上記５Ｂ６Ｂ符号信号の上位２ビットから２ビット論理
値を求める第三半加算器１−３ と、前記第一半加算器
１−１ と第二半加算器１−２ および第三半加算器１
−３ の２ビット論理値の下位ビットの３データを復号
する第一デコーダ２−１ と、前記第一半加算器１−１
と第二半加算器１−２ および第三半加算器１−３
の２ビット論理値の上位ビットの３データを復号する第
二デコーダ２−２ と、前記第一デコーダ２−１ と第
二デコーダ２−２の出力の組み合わせ論理よりマーク率
を検出する６ビットマーク率判定回路３とを設けるよう
に構成する。
【００１３】
【作用】本発明は図１に示すごとく、６ビットよりなる
５Ｂ６Ｂ符号信号を２ビットづつに分け、下位２ビット
を第一半加算器１−１ に、中位２ビットを第二半加算
器１−２ に、また上位２ビットを第三半加算器１−３
に加えてそれぞれ２ビットの論理値を求め、又、第一
デコーダ２−１ にて前記第一半加算器１−１ 〜第三
半加算器１−３ から出力される２ビット論理値の下位
ビットを復号し、更に、第二デコーダ２−２ にて前記
第一半加算器１−１ 〜第三半加算器１−３ から出力
される２ビットの上位ビットを復号するようにしている
。
５Ｂ６Ｂ符号信号を２ビットづつに分け、下位２ビット
を第一半加算器１−１ に、中位２ビットを第二半加算
器１−２ に、また上位２ビットを第三半加算器１−３
に加えてそれぞれ２ビットの論理値を求め、又、第一
デコーダ２−１ にて前記第一半加算器１−１ 〜第三
半加算器１−３ から出力される２ビット論理値の下位
ビットを復号し、更に、第二デコーダ２−２ にて前記
第一半加算器１−１ 〜第三半加算器１−３ から出力
される２ビットの上位ビットを復号するようにしている
。
【００１４】そして、６ビットマーク率判定回路３にお
いて前記第一デコーダ２−１ と第二デコーダ２−２
からの出力を組み合わせ論理を求めることにより、６ビ
ットマーク率を検出する。
いて前記第一デコーダ２−１ と第二デコーダ２−２
からの出力を組み合わせ論理を求めることにより、６ビ
ットマーク率を検出する。
【００１５】
【実施例】以下、図２〜図４により本発明の実施例を詳
細に説明する。図２は一例としての半加算器を第一半加
算器１−１ で示した例であり、該第一半加算器１−１
はＥＮＯＲゲート１１とＯＲゲート１２で構成する。 なお、図３にて第一半加算器１−１ の論理値とマーク
率を説明する。図２と図３において、Ａ、Ｂは半加算器
１−１ に入力するデータであり、６ビットのパターン
を３つに区切った２ビット毎のデータである。又、ＸＳ
とＸＣは半加算器１−１ の論理値である。この半加算
器１−１ では、入力データＡ、Ｂ、論理値ＸＳ、ＸＣ
とマーク率の関係は下記の通りである。
細に説明する。図２は一例としての半加算器を第一半加
算器１−１ で示した例であり、該第一半加算器１−１
はＥＮＯＲゲート１１とＯＲゲート１２で構成する。 なお、図３にて第一半加算器１−１ の論理値とマーク
率を説明する。図２と図３において、Ａ、Ｂは半加算器
１−１ に入力するデータであり、６ビットのパターン
を３つに区切った２ビット毎のデータである。又、ＸＳ
とＸＣは半加算器１−１ の論理値である。この半加算
器１−１ では、入力データＡ、Ｂ、論理値ＸＳ、ＸＣ
とマーク率の関係は下記の通りである。
【００１６】
Ａ＝０、Ｂ＝０の時、ＸＳ＝１、ＸＣ＝０となり、
マーク率‘０／２ ’、 Ａ＝０、Ｂ＝１の時、ＸＳ
＝０、ＸＣ＝１となり、マーク率‘１／２ ’、 Ａ
＝１、Ｂ＝０の時、ＸＳ＝０、ＸＣ＝１となり、マーク
率‘１／２ ’、 Ａ＝１、Ｂ＝１の時、ＸＳ＝１、
ＸＣ＝１となり、マーク率‘２／２ ’、これは入力デ
ータＡ、Ｂの２ビット毎のマーク率の検出値であり、こ
の組み合わせ（２０通り）にて入力データ６ビットのマ
ーク率を判定することができる。つまり、３つの２ビッ
ト毎のマーク率は、 ０＋０＋０の場合、６ビット・マーク率は‘０／６ ’
、１＋０＋０の場合、６ビット・マーク率は‘１／６
’、０＋１＋０の場合、６ビット・マーク率は‘１／６
’、０＋０＋１の場合、６ビット・マーク率は‘１／
６ ’、１＋１＋０の場合、６ビット・マーク率は‘２
／６ ’、１＋０＋１の場合、６ビット・マーク率は‘
２／６ ’、０＋１＋１の場合、６ビット・マーク率は
‘２／６ ’、２＋０＋０の場合、６ビット・マーク率
は‘２／６ ’、０＋２＋０の場合、６ビット・マーク
率は‘２／６ ’、０＋０＋２の場合、６ビット・マー
ク率は‘２／６ ’、０＋２＋２の場合、６ビット・マ
ーク率は‘４／６ ’、２＋０＋２の場合、６ビット・
マーク率は‘４／６ ’、２＋２＋０の場合、６ビット
・マーク率は‘４／６ ’、２＋１＋１の場合、６ビッ
ト・マーク率は‘４／６ ’、１＋２＋１の場合、６ビ
ット・マーク率は‘４／６ ’、１＋１＋２の場合、６
ビット・マーク率は‘４／６ ’、１＋２＋２の場合、
６ビット・マーク率は‘５／６ ’２＋１＋２の場合、
６ビット・マーク率は‘５／６ ’２＋２＋１の場合、
６ビット・マーク率は‘５／６ ’２＋２＋２の場合、
６ビット・マーク率は‘６／６ ’、と検出される。こ
れ以外の場合は、６ビットマーク率が‘３／６ ’であ
ると判断できる。
マーク率‘０／２ ’、 Ａ＝０、Ｂ＝１の時、ＸＳ
＝０、ＸＣ＝１となり、マーク率‘１／２ ’、 Ａ
＝１、Ｂ＝０の時、ＸＳ＝０、ＸＣ＝１となり、マーク
率‘１／２ ’、 Ａ＝１、Ｂ＝１の時、ＸＳ＝１、
ＸＣ＝１となり、マーク率‘２／２ ’、これは入力デ
ータＡ、Ｂの２ビット毎のマーク率の検出値であり、こ
の組み合わせ（２０通り）にて入力データ６ビットのマ
ーク率を判定することができる。つまり、３つの２ビッ
ト毎のマーク率は、 ０＋０＋０の場合、６ビット・マーク率は‘０／６ ’
、１＋０＋０の場合、６ビット・マーク率は‘１／６
’、０＋１＋０の場合、６ビット・マーク率は‘１／６
’、０＋０＋１の場合、６ビット・マーク率は‘１／
６ ’、１＋１＋０の場合、６ビット・マーク率は‘２
／６ ’、１＋０＋１の場合、６ビット・マーク率は‘
２／６ ’、０＋１＋１の場合、６ビット・マーク率は
‘２／６ ’、２＋０＋０の場合、６ビット・マーク率
は‘２／６ ’、０＋２＋０の場合、６ビット・マーク
率は‘２／６ ’、０＋０＋２の場合、６ビット・マー
ク率は‘２／６ ’、０＋２＋２の場合、６ビット・マ
ーク率は‘４／６ ’、２＋０＋２の場合、６ビット・
マーク率は‘４／６ ’、２＋２＋０の場合、６ビット
・マーク率は‘４／６ ’、２＋１＋１の場合、６ビッ
ト・マーク率は‘４／６ ’、１＋２＋１の場合、６ビ
ット・マーク率は‘４／６ ’、１＋１＋２の場合、６
ビット・マーク率は‘４／６ ’、１＋２＋２の場合、
６ビット・マーク率は‘５／６ ’２＋１＋２の場合、
６ビット・マーク率は‘５／６ ’２＋２＋１の場合、
６ビット・マーク率は‘５／６ ’２＋２＋２の場合、
６ビット・マーク率は‘６／６ ’、と検出される。こ
れ以外の場合は、６ビットマーク率が‘３／６ ’であ
ると判断できる。
【００１７】この方式により、検出するパターン数は、
約１／３程度（６４パターンより２０パターンに減少）
になり、回路規模の縮小を実現できる。以下、図４によ
り該回路を詳細に説明する。
約１／３程度（６４パターンより２０パターンに減少）
になり、回路規模の縮小を実現できる。以下、図４によ
り該回路を詳細に説明する。
【００１８】図４は本発明の５Ｂ６Ｂ符号則逆変換マー
ク率判定回路である。図４中、１は半加算器であり、６
ビットデータの下位２桁データの論理値を図３により求
める第一半加算器１−１ と、前記第一半加算器１−１
と同一の構成を有し６ビットデータの中位２桁データ
の論理値を図３により求める第二半加算器１−２ と、
前記第一半加算器１−１ と同一の構成を有し６ビット
データの上位２桁データの論理値を図３により求める第
三半加算器１−３ を具える。
ク率判定回路である。図４中、１は半加算器であり、６
ビットデータの下位２桁データの論理値を図３により求
める第一半加算器１−１ と、前記第一半加算器１−１
と同一の構成を有し６ビットデータの中位２桁データ
の論理値を図３により求める第二半加算器１−２ と、
前記第一半加算器１−１ と同一の構成を有し６ビット
データの上位２桁データの論理値を図３により求める第
三半加算器１−３ を具える。
【００１９】尚、２は二つの３：８変換のデコーダより
なり、第一半加算器１−１ 〜第三半加算器１−３ に
て６ビットのパターンの中の２ビット毎のマーク率を求
め、２ビット論理値の下位桁の３つのデータ（３ビット
のコード）を入力して８並列の‘１’または‘０’のデ
ータに復号する第一デコーダ２−１ と、２ビット論理
値の上位桁の３つのデータ（３ビットのコード）を入力
して８並列の‘１’または‘０’のデータに復号する第
二デコーダ２−２ を具える。
なり、第一半加算器１−１ 〜第三半加算器１−３ に
て６ビットのパターンの中の２ビット毎のマーク率を求
め、２ビット論理値の下位桁の３つのデータ（３ビット
のコード）を入力して８並列の‘１’または‘０’のデ
ータに復号する第一デコーダ２−１ と、２ビット論理
値の上位桁の３つのデータ（３ビットのコード）を入力
して８並列の‘１’または‘０’のデータに復号する第
二デコーダ２−２ を具える。
【００２０】又、３は６ビットマーク率判定回路であり
、第一デコーダ２−１ 、第二データ２−２ からの８
並列の復号データを極性変換するバッファ３−１ａ〜３
−１ｏと３入力論理和のＯＲゲート３−２ａ〜３−２ｄ
と２入力論理積のＡＮＤゲート３−３ａ〜３−３ｋおよ
び多入力論理ゲート３−４ａ〜３−４ｃを具える。
、第一デコーダ２−１ 、第二データ２−２ からの８
並列の復号データを極性変換するバッファ３−１ａ〜３
−１ｏと３入力論理和のＯＲゲート３−２ａ〜３−２ｄ
と２入力論理積のＡＮＤゲート３−３ａ〜３−３ｋおよ
び多入力論理ゲート３−４ａ〜３−４ｃを具える。
【００２１】なお、本回路におけるマーク率検出のため
の演算は以下の通り行われる。 Ｄ１ 〜Ｄ６ ＸＳ ＸＣ 第一デコーダ
第二デコーダ マーク率の検出、００００００
１１１ ０００ ０１１１１１
１１ １１１１１１１０ 論理ゲ
ート３−４ａから
０／６を検出１１００００
１１１ １００ １１１１０１
１１ １１１１１１１０ 論理ゲ
ート３−４ｂから
２／６を検出１１１１００
１１１ １１０ １１１１１１
０１ １１１１１１１０ 論理ゲ
ート３−４ｃから
４／６を検出００１１１１
１１１ ０１１ １１１０１１
１１ １１１１１１１０ 論理ゲ
ート３−４ｃから
４／６を検出１１０１０１
１００ １１１ １１１１１１
１０ １１１１０１１１ 論理ゲ
ート３−４ｃから
４／６を検出１１１１１１
１１１ １１１ １１１１１１
１０ １１１１１１１０ 論理ゲ
ート３−３ｋから
６／６を検出 即ち、本発
明の第一半加算器１−１ 〜第三半加算器１−３ では
２ビット毎のマーク率コードを求め、次に第一デコーダ
２−１ および第二デコーダ２−２ にて３ビットの論
理値をそれぞれ８並列信号に復号し、この復号された８
並列信号を６ビットマーク率判定回路で組み合わせるこ
とにより、５Ｂ６Ｂ符号信号６ビットのマーク率 ‘
０／６ ’ と ‘ １／６ ’， ‘ ２／６ ’，
‘ ４／６ ’，‘ ５／６ ’ と ‘ ６／６ ’
の検出を行っている。
の演算は以下の通り行われる。 Ｄ１ 〜Ｄ６ ＸＳ ＸＣ 第一デコーダ
第二デコーダ マーク率の検出、００００００
１１１ ０００ ０１１１１１
１１ １１１１１１１０ 論理ゲ
ート３−４ａから
０／６を検出１１００００
１１１ １００ １１１１０１
１１ １１１１１１１０ 論理ゲ
ート３−４ｂから
２／６を検出１１１１００
１１１ １１０ １１１１１１
０１ １１１１１１１０ 論理ゲ
ート３−４ｃから
４／６を検出００１１１１
１１１ ０１１ １１１０１１
１１ １１１１１１１０ 論理ゲ
ート３−４ｃから
４／６を検出１１０１０１
１００ １１１ １１１１１１
１０ １１１１０１１１ 論理ゲ
ート３−４ｃから
４／６を検出１１１１１１
１１１ １１１ １１１１１１
１０ １１１１１１１０ 論理ゲ
ート３−３ｋから
６／６を検出 即ち、本発
明の第一半加算器１−１ 〜第三半加算器１−３ では
２ビット毎のマーク率コードを求め、次に第一デコーダ
２−１ および第二デコーダ２−２ にて３ビットの論
理値をそれぞれ８並列信号に復号し、この復号された８
並列信号を６ビットマーク率判定回路で組み合わせるこ
とにより、５Ｂ６Ｂ符号信号６ビットのマーク率 ‘
０／６ ’ と ‘ １／６ ’， ‘ ２／６ ’，
‘ ４／６ ’，‘ ５／６ ’ と ‘ ６／６ ’
の検出を行っている。
【００２２】
【発明の効果】以上の説明から明らかなように本発明に
よれば、５Ｂ６Ｂ符号則逆変換回路のゲート規模の縮小
が可能となり、消費電力の削減やコスト低減の効果を奏
する。
よれば、５Ｂ６Ｂ符号則逆変換回路のゲート規模の縮小
が可能となり、消費電力の削減やコスト低減の効果を奏
する。
【図１】 本発明の原理構成を示す図である。
【図２】 半加算器の回路構成を説明する図である。
【図３】 半加算器の論理値とマーク率を説明する図
である。
である。
【図４】 本発明の一実施例の回路構成を示す図であ
る。
る。
【図５】 従来の一実施例の回路構成を示す図である
。
。
【図６】 ５Ｂ６Ｂ符号則逆変換パターンを説明する
図である。
図である。
１−１ は第一半加算器
１−２ は第二半加算器
１−３ は第三半加算器
２−１ は第一デコーダ
２−２ は第二デコーダ
３は６ビットマーク率判定回路
Claims (1)
- 【請求項１】 ５Ｂ６Ｂ符号信号の６ビットのパター
ン中の下位２ビットから２ビット論理値を求める第一半
加算器（１−１） と、上記５Ｂ６Ｂ符号信号の中位２
ビットから２ビット論理値を求める第二半加算器（１−
２） と、上記５Ｂ６Ｂ符号信号の上位２ビットから２
ビット論理値を求める第三半加算器（１−３） と、前
記第一半加算器（１−１） と第二半加算器（１−２）
および第三半加算器（１−３） の２ビット論理値の
下位ビットの３データを復号する第一デコーダ（２−１
） と、前記第一半加算器（１−１） と第二半加算器
（１−２） および第三半加算器（１−３） の２ビッ
ト論理値の上位ビットの３データを復号する第二デコー
ダ（２−２） と、前記第一デコーダ（２−１） と第
二デコーダ（２−２） の出力の組み合わせ論理よりマ
ーク率を検出する６ビットマーク率判定回路（３） と
、を設けたことを特徴とする５Ｂ６Ｂ逆変換マーク率判
定回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5497791A JP2500949B2 (ja) | 1991-03-19 | 1991-03-19 | ５ｂ６ｂ逆変換マ―ク率判定回路 |
| US07/787,864 US5293165A (en) | 1990-11-09 | 1991-11-05 | 5B6B coding rule inverse conversion circuit for digital transmission |
| DE69130249T DE69130249T2 (de) | 1990-11-09 | 1991-11-07 | Dekodierer für 5B6B-Kode |
| EP91118997A EP0484946B1 (en) | 1990-11-09 | 1991-11-07 | Decoder for 5B6B code |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5497791A JP2500949B2 (ja) | 1991-03-19 | 1991-03-19 | ５ｂ６ｂ逆変換マ―ク率判定回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04290120A true JPH04290120A (ja) | 1992-10-14 |
| JP2500949B2 JP2500949B2 (ja) | 1996-05-29 |
Family
ID=12985713
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5497791A Expired - Lifetime JP2500949B2 (ja) | 1990-11-09 | 1991-03-19 | ５ｂ６ｂ逆変換マ―ク率判定回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2500949B2 (ja) |
-
1991
- 1991-03-19 JP JP5497791A patent/JP2500949B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JP2500949B2 (ja) | 1996-05-29 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19960123 |