JP2500949B2 - 5b6b逆変換マ―ク率判定回路 - Google Patents
5b6b逆変換マ―ク率判定回路Info
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- JP2500949B2 JP2500949B2 JP5497791A JP5497791A JP2500949B2 JP 2500949 B2 JP2500949 B2 JP 2500949B2 JP 5497791 A JP5497791 A JP 5497791A JP 5497791 A JP5497791 A JP 5497791A JP 2500949 B2 JP2500949 B2 JP 2500949B2
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- Japan
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- bit
- half adder
- bits
- signal
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Description
【0001】
【産業上の利用分野】本発明は、主にディジタル伝送に
用いられ、5B6B符号則変換された6ビットの信号
を、元の5ビット信号に逆変換する5B6B逆変換回路
に関する。
用いられ、5B6B符号則変換された6ビットの信号
を、元の5ビット信号に逆変換する5B6B逆変換回路
に関する。
【0002】
【従来の技術】一般に、ディジタル伝送された受信信号
からタイミング情報を抽出し、このタイミング情報によ
り再生中継を行う自己タイミング方式においては、入力
符号系列が‘0’連続であるときに伝送路上においてタ
イミング情報が消失しないように、‘0’連続を抑圧す
る符号に変換する必要があり、その一手段として5B6
B符号則変換が挙げられる。
からタイミング情報を抽出し、このタイミング情報によ
り再生中継を行う自己タイミング方式においては、入力
符号系列が‘0’連続であるときに伝送路上においてタ
イミング情報が消失しないように、‘0’連続を抑圧す
る符号に変換する必要があり、その一手段として5B6
B符号則変換が挙げられる。
【0003】この5B6B符号則変換とは、あるディジ
タル信号列を5ビットずつに分け、図6に示す変換表に
基づいて6ビットのパターンに変換するものである。
又、5B6B符号則逆変換とは、前記の5B6B符号則
変換した6ビットのパターンのマーク率(6ビット中の
‘1’の数を示す)を検出し、このマーク率により図6
の変換表に基づいて元の5ビットパターンに逆変換する
ものである。以下、図6をもちいて5B6B符号則逆変
換を説明する。
タル信号列を5ビットずつに分け、図6に示す変換表に
基づいて6ビットのパターンに変換するものである。
又、5B6B符号則逆変換とは、前記の5B6B符号則
変換した6ビットのパターンのマーク率(6ビット中の
‘1’の数を示す)を検出し、このマーク率により図6
の変換表に基づいて元の5ビットパターンに逆変換する
ものである。以下、図6をもちいて5B6B符号則逆変
換を説明する。
【0004】図6に示すように、5B6B符号則変換し
た6ビットのパターンのマーク率が3/6 の場合、下位1
桁目にある‘1’又は‘0’を除去することで元の5ビ
ットのパターンに逆変換される。
た6ビットのパターンのマーク率が3/6 の場合、下位1
桁目にある‘1’又は‘0’を除去することで元の5ビ
ットのパターンに逆変換される。
【0005】又、5B6B符号則変換した6ビットのパ
ターンのマーク率が4/6 又は2/6 の場合、即ちパリティ
+2または−2の場合、5ビット中の‘1’の数が5個
或いは4個または1個か0個の5ビットのパターンに図
6の変換表に基づいて逆変換される。
ターンのマーク率が4/6 又は2/6 の場合、即ちパリティ
+2または−2の場合、5ビット中の‘1’の数が5個
或いは4個または1個か0個の5ビットのパターンに図
6の変換表に基づいて逆変換される。
【0006】図5は、従来の5B6B符号則逆変換回路
を示し、該5B6B符号則逆変換回路では、データD1
(1ビット目)〜データD6 (6ビット目)よりなる6
ビット構成の入力データS11を5ビットの出力データS
14に変換している。
を示し、該5B6B符号則逆変換回路では、データD1
(1ビット目)〜データD6 (6ビット目)よりなる6
ビット構成の入力データS11を5ビットの出力データS
14に変換している。
【0007】この5B6B符号則逆変換回路は、図6の
変換パターンにあるマーク率2/6 、3/6 または4/6 を検
出し、マーク率が2/6 又は4/6 である時には信号S16を
出力し且つマーク率が3/6 である時には信号S17を出力
する第一検出回路31と、図6の変換パターンにないマー
ク率0/6,1/6,2/6,4/6,5/6 又は6/6(但し、マーク率2/6,
4/6 については図6の変換パターンにないもの)を検出
した時には信号S18を出力する第二検出回路32と、第一
検出回路31から信号S16が出力された時には信号S11を
5B6B符号則逆変換して5ビットの信号S12として出
力する第一符号則逆変換回路33と、信号S11の中の信号
D1 を除いた信号S15(D2 〜D6 の5ビットよりなる
信号)を出力する第二符号則逆変換回路34と、通常は信
号S12を信号S13として出力し第一検出回路31から信号
S17が出力された時には信号S15を信号S13として選択
出力する第一セレクタ35と、通常は信号S13を信号S14
として出力し且つ第二検出回路32から信号S18が出力さ
れた時には信号‘ 10101 'を信号S14として選択出力す
る第二セレクタ36からなる。
変換パターンにあるマーク率2/6 、3/6 または4/6 を検
出し、マーク率が2/6 又は4/6 である時には信号S16を
出力し且つマーク率が3/6 である時には信号S17を出力
する第一検出回路31と、図6の変換パターンにないマー
ク率0/6,1/6,2/6,4/6,5/6 又は6/6(但し、マーク率2/6,
4/6 については図6の変換パターンにないもの)を検出
した時には信号S18を出力する第二検出回路32と、第一
検出回路31から信号S16が出力された時には信号S11を
5B6B符号則逆変換して5ビットの信号S12として出
力する第一符号則逆変換回路33と、信号S11の中の信号
D1 を除いた信号S15(D2 〜D6 の5ビットよりなる
信号)を出力する第二符号則逆変換回路34と、通常は信
号S12を信号S13として出力し第一検出回路31から信号
S17が出力された時には信号S15を信号S13として選択
出力する第一セレクタ35と、通常は信号S13を信号S14
として出力し且つ第二検出回路32から信号S18が出力さ
れた時には信号‘ 10101 'を信号S14として選択出力す
る第二セレクタ36からなる。
【0008】上記のように、5B6B符号則逆変換回路
は6ビットの5B6B符号則に逆変換したパターンのマ
ーク率を検出し、マーク率が2/6,3/6 又は4/6 であれ
ば、図6の変換パターンに基づいて5B6B符号則逆変
換を行い、マーク率が0/6,1/6,2/6,4/6,5/6 又は6/6(但
し、マーク率2/6,4/6 については図6の変換パターンに
ないもの)であれば、‘ 10101 ' という5ビット信号
に変換している。
は6ビットの5B6B符号則に逆変換したパターンのマ
ーク率を検出し、マーク率が2/6,3/6 又は4/6 であれ
ば、図6の変換パターンに基づいて5B6B符号則逆変
換を行い、マーク率が0/6,1/6,2/6,4/6,5/6 又は6/6(但
し、マーク率2/6,4/6 については図6の変換パターンに
ないもの)であれば、‘ 10101 ' という5ビット信号
に変換している。
【0009】この従来の回路では、マーク率の検出にお
いて6ビットのデータによる全てのパターン(26 =6
4パターン)を検出していたために冗長回路を多く含
み、回路規模が大きくなってしまう。この為、高速動作
の場合、消費電力も大きくなってしまう。
いて6ビットのデータによる全てのパターン(26 =6
4パターン)を検出していたために冗長回路を多く含
み、回路規模が大きくなってしまう。この為、高速動作
の場合、消費電力も大きくなってしまう。
【0010】
【発明が解決しようとする課題】従って、従来の5B6
B符号則逆変換回路においてマーク率を検出する場合、
回路規模が大となり、消費電力が大きくなり、従ってコ
ストが増大するという課題がある。
B符号則逆変換回路においてマーク率を検出する場合、
回路規模が大となり、消費電力が大きくなり、従ってコ
ストが増大するという課題がある。
【0011】本発明は、回路規模を小さくした5B6B
符号則逆変換回路を提供することを目的とする。
符号則逆変換回路を提供することを目的とする。
【0012】
【課題を解決するための手段】上記の目的を達成するた
め本発明では、5B6B符号信号の6ビットのパターン
中の下位2ビットから2ビット論理値を求める第一半加
算器1-1 と、上記5B6B符号信号の中位2ビットから
2ビット論理値を求める第二半加算器1-2 と、上記5B
6B符号信号の上位2ビットから2ビット論理値を求め
る第三半加算器1-3 と、前記第一半加算器1-1 と第二半
加算器1-2 および第三半加算器1-3 の2ビット論理値の
下位ビットの3データを復号する第一デコーダ2-1 と、
前記第一半加算器1-1 と第二半加算器1-2 および第三半
加算器1-3 の2ビット論理値の上位ビットの3データを
復号する第二デコーダ2-2 と、前記第一デコーダ2-1 と
第二デコーダ2-2の出力の組み合わせ論理よりマーク率
を検出する6ビットマーク率判定回路3とを設けるよう
に構成する。
め本発明では、5B6B符号信号の6ビットのパターン
中の下位2ビットから2ビット論理値を求める第一半加
算器1-1 と、上記5B6B符号信号の中位2ビットから
2ビット論理値を求める第二半加算器1-2 と、上記5B
6B符号信号の上位2ビットから2ビット論理値を求め
る第三半加算器1-3 と、前記第一半加算器1-1 と第二半
加算器1-2 および第三半加算器1-3 の2ビット論理値の
下位ビットの3データを復号する第一デコーダ2-1 と、
前記第一半加算器1-1 と第二半加算器1-2 および第三半
加算器1-3 の2ビット論理値の上位ビットの3データを
復号する第二デコーダ2-2 と、前記第一デコーダ2-1 と
第二デコーダ2-2の出力の組み合わせ論理よりマーク率
を検出する6ビットマーク率判定回路3とを設けるよう
に構成する。
【0013】
【作用】本発明は図1に示すごとく、6ビットよりなる
5B6B符号信号を2ビットづつに分け、下位2ビット
を第一半加算器1-1 に、中位2ビットを第二半加算器1-
2 に、また上位2ビットを第三半加算器1-3 に加えてそ
れぞれ2ビットの論理値を求め、又、第一デコーダ2-1
にて前記第一半加算器1-1 〜第三半加算器1-3 から出力
される2ビット論理値の下位ビットを復号し、更に、第
二デコーダ2-2 にて前記第一半加算器1-1 〜第三半加算
器1-3 から出力される2ビットの上位ビットを復号する
ようにしている。
5B6B符号信号を2ビットづつに分け、下位2ビット
を第一半加算器1-1 に、中位2ビットを第二半加算器1-
2 に、また上位2ビットを第三半加算器1-3 に加えてそ
れぞれ2ビットの論理値を求め、又、第一デコーダ2-1
にて前記第一半加算器1-1 〜第三半加算器1-3 から出力
される2ビット論理値の下位ビットを復号し、更に、第
二デコーダ2-2 にて前記第一半加算器1-1 〜第三半加算
器1-3 から出力される2ビットの上位ビットを復号する
ようにしている。
【0014】そして、6ビットマーク率判定回路3にお
いて前記第一デコーダ2-1 と第二デコーダ2-2 からの出
力を組み合わせ論理を求めることにより、6ビットマー
ク率を検出する。
いて前記第一デコーダ2-1 と第二デコーダ2-2 からの出
力を組み合わせ論理を求めることにより、6ビットマー
ク率を検出する。
【0015】
【実施例】以下、図2〜図4により本発明の実施例を詳
細に説明する。図2は一例としての半加算器を第一半加
算器1-1 で示した例であり、該第一半加算器1-1 はEN
ORゲート11とORゲート12で構成する。なお、図3に
て第一半加算器1-1 の論理値とマーク率を説明する。図
2と図3において、A、Bは半加算器1-1 に入力するデ
ータであり、6ビットのパターンを3つに区切った2ビ
ット毎のデータである。又、XSとXCは半加算器1-1
の論理値である。この半加算器1-1 では、入力データ
A、B、論理値XS、XCとマーク率の関係は下記の通
りである。
細に説明する。図2は一例としての半加算器を第一半加
算器1-1 で示した例であり、該第一半加算器1-1 はEN
ORゲート11とORゲート12で構成する。なお、図3に
て第一半加算器1-1 の論理値とマーク率を説明する。図
2と図3において、A、Bは半加算器1-1 に入力するデ
ータであり、6ビットのパターンを3つに区切った2ビ
ット毎のデータである。又、XSとXCは半加算器1-1
の論理値である。この半加算器1-1 では、入力データ
A、B、論理値XS、XCとマーク率の関係は下記の通
りである。
【0016】 A=0、B=0の時、XS=1、XC=0となり、マーク率‘0/2 ’、 A=0、B=1の時、XS=0、XC=1となり、マーク率‘1/2 ’、 A=1、B=0の時、XS=0、XC=1となり、マーク率‘1/2 ’、 A=1、B=1の時、XS=1、XC=1となり、マーク率‘2/2 ’、 これは入力データA、Bの2ビット毎のマーク率の検出
値であり、この組み合わせ(20通り)にて入力データ
6ビットのマーク率を判定することができる。つまり、
3つの2ビット毎のマーク率は、 0+0+0の場合、6ビット・マーク率は‘0/6 ’、 1+0+0の場合、6ビット・マーク率は‘1/6 ’、 0+1+0の場合、6ビット・マーク率は‘1/6 ’、 0+0+1の場合、6ビット・マーク率は‘1/6 ’、 1+1+0の場合、6ビット・マーク率は‘2/6 ’、 1+0+1の場合、6ビット・マーク率は‘2/6 ’、 0+1+1の場合、6ビット・マーク率は‘2/6 ’、 2+0+0の場合、6ビット・マーク率は‘2/6 ’、 0+2+0の場合、6ビット・マーク率は‘2/6 ’、 0+0+2の場合、6ビット・マーク率は‘2/6 ’、 0+2+2の場合、6ビット・マーク率は‘4/6 ’、 2+0+2の場合、6ビット・マーク率は‘4/6 ’、 2+2+0の場合、6ビット・マーク率は‘4/6 ’、 2+1+1の場合、6ビット・マーク率は‘4/6 ’、 1+2+1の場合、6ビット・マーク率は‘4/6 ’、 1+1+2の場合、6ビット・マーク率は‘4/6 ’、 1+2+2の場合、6ビット・マーク率は‘5/6 ’ 2+1+2の場合、6ビット・マーク率は‘5/6 ’ 2+2+1の場合、6ビット・マーク率は‘5/6 ’ 2+2+2の場合、6ビット・マーク率は‘6/6 ’、 と検出される。これ以外の場合は、6ビットマーク率が
‘3/6 ’であると判断できる。
値であり、この組み合わせ(20通り)にて入力データ
6ビットのマーク率を判定することができる。つまり、
3つの2ビット毎のマーク率は、 0+0+0の場合、6ビット・マーク率は‘0/6 ’、 1+0+0の場合、6ビット・マーク率は‘1/6 ’、 0+1+0の場合、6ビット・マーク率は‘1/6 ’、 0+0+1の場合、6ビット・マーク率は‘1/6 ’、 1+1+0の場合、6ビット・マーク率は‘2/6 ’、 1+0+1の場合、6ビット・マーク率は‘2/6 ’、 0+1+1の場合、6ビット・マーク率は‘2/6 ’、 2+0+0の場合、6ビット・マーク率は‘2/6 ’、 0+2+0の場合、6ビット・マーク率は‘2/6 ’、 0+0+2の場合、6ビット・マーク率は‘2/6 ’、 0+2+2の場合、6ビット・マーク率は‘4/6 ’、 2+0+2の場合、6ビット・マーク率は‘4/6 ’、 2+2+0の場合、6ビット・マーク率は‘4/6 ’、 2+1+1の場合、6ビット・マーク率は‘4/6 ’、 1+2+1の場合、6ビット・マーク率は‘4/6 ’、 1+1+2の場合、6ビット・マーク率は‘4/6 ’、 1+2+2の場合、6ビット・マーク率は‘5/6 ’ 2+1+2の場合、6ビット・マーク率は‘5/6 ’ 2+2+1の場合、6ビット・マーク率は‘5/6 ’ 2+2+2の場合、6ビット・マーク率は‘6/6 ’、 と検出される。これ以外の場合は、6ビットマーク率が
‘3/6 ’であると判断できる。
【0017】この方式により、検出するパターン数は、
約1/3程度(64パターンより20パターンに減少)にな
り、回路規模の縮小を実現できる。以下、図4により該
回路を詳細に説明する。
約1/3程度(64パターンより20パターンに減少)にな
り、回路規模の縮小を実現できる。以下、図4により該
回路を詳細に説明する。
【0018】図4は本発明の5B6B符号則逆変換マー
ク率判定回路である。図4中、1は半加算器であり、6
ビットデータの下位2桁データの論理値を図3により求
める第一半加算器1-1 と、前記第一半加算器1-1 と同一
の構成を有し6ビットデータの中位2桁データの論理値
を図3により求める第二半加算器1-2 と、前記第一半加
算器1-1 と同一の構成を有し6ビットデータの上位2桁
データの論理値を図3により求める第三半加算器1-3 を
具える。
ク率判定回路である。図4中、1は半加算器であり、6
ビットデータの下位2桁データの論理値を図3により求
める第一半加算器1-1 と、前記第一半加算器1-1 と同一
の構成を有し6ビットデータの中位2桁データの論理値
を図3により求める第二半加算器1-2 と、前記第一半加
算器1-1 と同一の構成を有し6ビットデータの上位2桁
データの論理値を図3により求める第三半加算器1-3 を
具える。
【0019】尚、2は二つの3:8変換のデコーダより
なり、第一半加算器1-1 〜第三半加算器1-3 にて6ビッ
トのパターンの中の2ビット毎のマーク率を求め、2ビ
ット論理値の下位桁の3つのデータ(3ビットのコー
ド)を入力して8並列の‘1’または‘0’のデータに
復号する第一デコーダ2-1 と、2ビット論理値の上位桁
の3つのデータ(3ビットのコード)を入力して8並列
の‘1’または‘0’のデータに復号する第二デコーダ
2-2 を具える。
なり、第一半加算器1-1 〜第三半加算器1-3 にて6ビッ
トのパターンの中の2ビット毎のマーク率を求め、2ビ
ット論理値の下位桁の3つのデータ(3ビットのコー
ド)を入力して8並列の‘1’または‘0’のデータに
復号する第一デコーダ2-1 と、2ビット論理値の上位桁
の3つのデータ(3ビットのコード)を入力して8並列
の‘1’または‘0’のデータに復号する第二デコーダ
2-2 を具える。
【0020】又、3は6ビットマーク率判定回路であ
り、第一デコーダ2-1 、第二データ2-2 からの8並列の
復号データを極性変換するバッファ3-1a〜3-1oと3入力
論理和のORゲート3-2a〜3-2dと2入力論理積のAND
ゲート3-3a〜3-3kおよび多入力論理ゲート3-4a〜3-4cを
具える。
り、第一デコーダ2-1 、第二データ2-2 からの8並列の
復号データを極性変換するバッファ3-1a〜3-1oと3入力
論理和のORゲート3-2a〜3-2dと2入力論理積のAND
ゲート3-3a〜3-3kおよび多入力論理ゲート3-4a〜3-4cを
具える。
【0021】なお、本回路におけるマーク率検出のため
の演算は以下の通り行われる。 D1 〜D6 XS XC 第一デコーダ 第二デコーダ マーク率の検出、 000000 111 000 01111111 11111110 論理ゲート3-4aから 0/6を検出 110000 111 100 11110111 11111110 論理ゲート3-4bから 2/6を検出 111100 111 110 11111101 11111110 論理ゲート3-4cから 4/6を検出 001111 111 011 11101111 11111110 論理ゲート3-4cから 4/6を検出 110101 100 111 11111110 11110111 論理ゲート3-4cから 4/6を検出 111111 111 111 11111110 11111110 論理ゲート3-3kから 6/6を検出 即ち、本発明の第一半加算器1-1 〜第三半加算器1-3
では2ビット毎のマーク率コードを求め、次に第一デコ
ーダ2-1 および第二デコーダ2-2 にて3ビットの論理値
をそれぞれ8並列信号に復号し、この復号された8並列
信号を6ビットマーク率判定回路で組み合わせることに
より、5B6B符号信号6ビットのマーク率 ‘ 0/6 '
と ‘ 1/6 ', ‘ 2/6 ',‘ 4/6 ',‘ 5/6 ' と ‘ 6/6
' の検出を行っている。
の演算は以下の通り行われる。 D1 〜D6 XS XC 第一デコーダ 第二デコーダ マーク率の検出、 000000 111 000 01111111 11111110 論理ゲート3-4aから 0/6を検出 110000 111 100 11110111 11111110 論理ゲート3-4bから 2/6を検出 111100 111 110 11111101 11111110 論理ゲート3-4cから 4/6を検出 001111 111 011 11101111 11111110 論理ゲート3-4cから 4/6を検出 110101 100 111 11111110 11110111 論理ゲート3-4cから 4/6を検出 111111 111 111 11111110 11111110 論理ゲート3-3kから 6/6を検出 即ち、本発明の第一半加算器1-1 〜第三半加算器1-3
では2ビット毎のマーク率コードを求め、次に第一デコ
ーダ2-1 および第二デコーダ2-2 にて3ビットの論理値
をそれぞれ8並列信号に復号し、この復号された8並列
信号を6ビットマーク率判定回路で組み合わせることに
より、5B6B符号信号6ビットのマーク率 ‘ 0/6 '
と ‘ 1/6 ', ‘ 2/6 ',‘ 4/6 ',‘ 5/6 ' と ‘ 6/6
' の検出を行っている。
【0022】
【発明の効果】以上の説明から明らかなように本発明に
よれば、5B6B符号則逆変換回路のゲート規模の縮小
が可能となり、消費電力の削減やコスト低減の効果を奏
する。
よれば、5B6B符号則逆変換回路のゲート規模の縮小
が可能となり、消費電力の削減やコスト低減の効果を奏
する。
【図1】 本発明の原理構成を示す図である。
【図2】 半加算器の回路構成を説明する図である。
【図3】 半加算器の論理値とマーク率を説明する図で
ある。
ある。
【図4】 本発明の一実施例の回路構成を示す図であ
る。
る。
【図5】 従来の一実施例の回路構成を示す図である。
【図6】 5B6B符号則逆変換パターンを説明する図
である。
である。
1-1 は第一半加算器 1-2 は第二半加算器 1-3 は第三半加算器 2-1 は第一デコーダ 2-2 は第二デコーダ 3は6ビットマーク率判定回路
Claims (1)
- 【請求項1】 5B6B符号信号の6ビットのパターン
中の下位2ビットから2ビット論理値を求める第一半加
算器(1-1) と、上記5B6B符号信号の中位2ビットか
ら2ビット論理値を求める第二半加算器(1-2) と、上記
5B6B符号信号の上位2ビットから2ビット論理値を
求める第三半加算器(1-3) と、前記第一半加算器(1-1)
と第二半加算器(1-2) および第三半加算器(1-3) の2ビ
ット論理値の下位ビットの3データを復号する第一デコ
ーダ(2-1) と、前記第一半加算器(1-1) と第二半加算器
(1-2) および第三半加算器(1-3) の2ビット論理値の上
位ビットの3データを復号する第二デコーダ(2-2) と、
前記第一デコーダ(2-1) と第二デコーダ(2-2) の出力の
組み合わせ論理よりマーク率を検出する6ビットマーク
率判定回路(3) と、を設けたことを特徴とする5B6B
逆変換マーク率判定回路。
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP5497791A JP2500949B2 (ja) | 1991-03-19 | 1991-03-19 | 5b6b逆変換マ―ク率判定回路 |
US07/787,864 US5293165A (en) | 1990-11-09 | 1991-11-05 | 5B6B coding rule inverse conversion circuit for digital transmission |
DE69130249T DE69130249T2 (de) | 1990-11-09 | 1991-11-07 | Dekodierer für 5B6B-Kode |
EP91118997A EP0484946B1 (en) | 1990-11-09 | 1991-11-07 | Decoder for 5B6B code |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP5497791A JP2500949B2 (ja) | 1991-03-19 | 1991-03-19 | 5b6b逆変換マ―ク率判定回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH04290120A JPH04290120A (ja) | 1992-10-14 |
JP2500949B2 true JP2500949B2 (ja) | 1996-05-29 |
Family
ID=12985713
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP5497791A Expired - Lifetime JP2500949B2 (ja) | 1990-11-09 | 1991-03-19 | 5b6b逆変換マ―ク率判定回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2500949B2 (ja) |
-
1991
- 1991-03-19 JP JP5497791A patent/JP2500949B2/ja not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
JPH04290120A (ja) | 1992-10-14 |
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