JP2500949B2 - ５ｂ６ｂ逆変換マ―ク率判定回路 - Google Patents
５ｂ６ｂ逆変換マ―ク率判定回路Info
- Publication number
- JP2500949B2 JP2500949B2 JP5497791A JP5497791A JP2500949B2 JP 2500949 B2 JP2500949 B2 JP 2500949B2 JP 5497791 A JP5497791 A JP 5497791A JP 5497791 A JP5497791 A JP 5497791A JP 2500949 B2 JP2500949 B2 JP 2500949B2
- Authority
- JP
- Japan
- Prior art keywords
- bit
- half adder
- bits
- signal
- mark
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Landscapes
- Dc Digital Transmission (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、主にディジタル伝送に
用いられ、５Ｂ６Ｂ符号則変換された６ビットの信号
を、元の５ビット信号に逆変換する５Ｂ６Ｂ逆変換回路
に関する。
用いられ、５Ｂ６Ｂ符号則変換された６ビットの信号
を、元の５ビット信号に逆変換する５Ｂ６Ｂ逆変換回路
に関する。
【０００２】
【従来の技術】一般に、ディジタル伝送された受信信号
からタイミング情報を抽出し、このタイミング情報によ
り再生中継を行う自己タイミング方式においては、入力
符号系列が‘０’連続であるときに伝送路上においてタ
イミング情報が消失しないように、‘０’連続を抑圧す
る符号に変換する必要があり、その一手段として５Ｂ６
Ｂ符号則変換が挙げられる。
からタイミング情報を抽出し、このタイミング情報によ
り再生中継を行う自己タイミング方式においては、入力
符号系列が‘０’連続であるときに伝送路上においてタ
イミング情報が消失しないように、‘０’連続を抑圧す
る符号に変換する必要があり、その一手段として５Ｂ６
Ｂ符号則変換が挙げられる。
【０００３】この５Ｂ６Ｂ符号則変換とは、あるディジ
タル信号列を５ビットずつに分け、図６に示す変換表に
基づいて６ビットのパターンに変換するものである。
又、５Ｂ６Ｂ符号則逆変換とは、前記の５Ｂ６Ｂ符号則
変換した６ビットのパターンのマーク率（６ビット中の
‘１’の数を示す）を検出し、このマーク率により図６
の変換表に基づいて元の５ビットパターンに逆変換する
ものである。以下、図６をもちいて５Ｂ６Ｂ符号則逆変
換を説明する。
タル信号列を５ビットずつに分け、図６に示す変換表に
基づいて６ビットのパターンに変換するものである。
又、５Ｂ６Ｂ符号則逆変換とは、前記の５Ｂ６Ｂ符号則
変換した６ビットのパターンのマーク率（６ビット中の
‘１’の数を示す）を検出し、このマーク率により図６
の変換表に基づいて元の５ビットパターンに逆変換する
ものである。以下、図６をもちいて５Ｂ６Ｂ符号則逆変
換を説明する。
【０００４】図６に示すように、５Ｂ６Ｂ符号則変換し
た６ビットのパターンのマーク率が3/6 の場合、下位１
桁目にある‘１’又は‘０’を除去することで元の５ビ
ットのパターンに逆変換される。
た６ビットのパターンのマーク率が3/6 の場合、下位１
桁目にある‘１’又は‘０’を除去することで元の５ビ
ットのパターンに逆変換される。
【０００５】又、５Ｂ６Ｂ符号則変換した６ビットのパ
ターンのマーク率が4/6 又は2/6 の場合、即ちパリティ
＋２または−２の場合、５ビット中の‘１’の数が５個
或いは４個または１個か０個の５ビットのパターンに図
６の変換表に基づいて逆変換される。
ターンのマーク率が4/6 又は2/6 の場合、即ちパリティ
＋２または−２の場合、５ビット中の‘１’の数が５個
或いは４個または１個か０個の５ビットのパターンに図
６の変換表に基づいて逆変換される。
【０００６】図５は、従来の５Ｂ６Ｂ符号則逆変換回路
を示し、該５Ｂ６Ｂ符号則逆変換回路では、データＤ1
（１ビット目）〜データＤ6 （６ビット目）よりなる６
ビット構成の入力データＳ11を５ビットの出力データＳ
14に変換している。
を示し、該５Ｂ６Ｂ符号則逆変換回路では、データＤ1
（１ビット目）〜データＤ6 （６ビット目）よりなる６
ビット構成の入力データＳ11を５ビットの出力データＳ
14に変換している。
【０００７】この５Ｂ６Ｂ符号則逆変換回路は、図６の
変換パターンにあるマーク率2/6 、3/6 または4/6 を検
出し、マーク率が2/6 又は4/6 である時には信号Ｓ16を
出力し且つマーク率が3/6 である時には信号Ｓ17を出力
する第一検出回路31と、図６の変換パターンにないマー
ク率0/6,1/6,2/6,4/6,5/6 又は6/6(但し、マーク率2/6,
4/6 については図６の変換パターンにないもの）を検出
した時には信号Ｓ18を出力する第二検出回路32と、第一
検出回路31から信号Ｓ16が出力された時には信号Ｓ11を
５Ｂ６Ｂ符号則逆変換して５ビットの信号Ｓ12として出
力する第一符号則逆変換回路33と、信号Ｓ11の中の信号
Ｄ1 を除いた信号Ｓ15（Ｄ2 〜Ｄ6 の５ビットよりなる
信号）を出力する第二符号則逆変換回路34と、通常は信
号Ｓ12を信号Ｓ13として出力し第一検出回路31から信号
Ｓ17が出力された時には信号Ｓ15を信号Ｓ13として選択
出力する第一セレクタ35と、通常は信号Ｓ13を信号Ｓ14
として出力し且つ第二検出回路32から信号Ｓ18が出力さ
れた時には信号‘ 10101 'を信号Ｓ14として選択出力す
る第二セレクタ36からなる。
変換パターンにあるマーク率2/6 、3/6 または4/6 を検
出し、マーク率が2/6 又は4/6 である時には信号Ｓ16を
出力し且つマーク率が3/6 である時には信号Ｓ17を出力
する第一検出回路31と、図６の変換パターンにないマー
ク率0/6,1/6,2/6,4/6,5/6 又は6/6(但し、マーク率2/6,
4/6 については図６の変換パターンにないもの）を検出
した時には信号Ｓ18を出力する第二検出回路32と、第一
検出回路31から信号Ｓ16が出力された時には信号Ｓ11を
５Ｂ６Ｂ符号則逆変換して５ビットの信号Ｓ12として出
力する第一符号則逆変換回路33と、信号Ｓ11の中の信号
Ｄ1 を除いた信号Ｓ15（Ｄ2 〜Ｄ6 の５ビットよりなる
信号）を出力する第二符号則逆変換回路34と、通常は信
号Ｓ12を信号Ｓ13として出力し第一検出回路31から信号
Ｓ17が出力された時には信号Ｓ15を信号Ｓ13として選択
出力する第一セレクタ35と、通常は信号Ｓ13を信号Ｓ14
として出力し且つ第二検出回路32から信号Ｓ18が出力さ
れた時には信号‘ 10101 'を信号Ｓ14として選択出力す
る第二セレクタ36からなる。
【０００８】上記のように、５Ｂ６Ｂ符号則逆変換回路
は６ビットの５Ｂ６Ｂ符号則に逆変換したパターンのマ
ーク率を検出し、マーク率が2/6,3/6 又は4/6 であれ
ば、図６の変換パターンに基づいて５Ｂ６Ｂ符号則逆変
換を行い、マーク率が0/6,1/6,2/6,4/6,5/6 又は6/6(但
し、マーク率2/6,4/6 については図６の変換パターンに
ないもの）であれば、‘ 10101 ' という５ビット信号
に変換している。
は６ビットの５Ｂ６Ｂ符号則に逆変換したパターンのマ
ーク率を検出し、マーク率が2/6,3/6 又は4/6 であれ
ば、図６の変換パターンに基づいて５Ｂ６Ｂ符号則逆変
換を行い、マーク率が0/6,1/6,2/6,4/6,5/6 又は6/6(但
し、マーク率2/6,4/6 については図６の変換パターンに
ないもの）であれば、‘ 10101 ' という５ビット信号
に変換している。
【０００９】この従来の回路では、マーク率の検出にお
いて６ビットのデータによる全てのパターン（２6 ＝６
４パターン）を検出していたために冗長回路を多く含
み、回路規模が大きくなってしまう。この為、高速動作
の場合、消費電力も大きくなってしまう。
いて６ビットのデータによる全てのパターン（２6 ＝６
４パターン）を検出していたために冗長回路を多く含
み、回路規模が大きくなってしまう。この為、高速動作
の場合、消費電力も大きくなってしまう。
【００１０】
【発明が解決しようとする課題】従って、従来の５Ｂ６
Ｂ符号則逆変換回路においてマーク率を検出する場合、
回路規模が大となり、消費電力が大きくなり、従ってコ
ストが増大するという課題がある。
Ｂ符号則逆変換回路においてマーク率を検出する場合、
回路規模が大となり、消費電力が大きくなり、従ってコ
ストが増大するという課題がある。
【００１１】本発明は、回路規模を小さくした５Ｂ６Ｂ
符号則逆変換回路を提供することを目的とする。
符号則逆変換回路を提供することを目的とする。
【００１２】
【課題を解決するための手段】上記の目的を達成するた
め本発明では、５Ｂ６Ｂ符号信号の６ビットのパターン
中の下位２ビットから２ビット論理値を求める第一半加
算器1-1 と、上記５Ｂ６Ｂ符号信号の中位２ビットから
２ビット論理値を求める第二半加算器1-2 と、上記５Ｂ
６Ｂ符号信号の上位２ビットから２ビット論理値を求め
る第三半加算器1-3 と、前記第一半加算器1-1 と第二半
加算器1-2 および第三半加算器1-3 の２ビット論理値の
下位ビットの３データを復号する第一デコーダ2-1 と、
前記第一半加算器1-1 と第二半加算器1-2 および第三半
加算器1-3 の２ビット論理値の上位ビットの３データを
復号する第二デコーダ2-2 と、前記第一デコーダ2-1 と
第二デコーダ2-2の出力の組み合わせ論理よりマーク率
を検出する６ビットマーク率判定回路３とを設けるよう
に構成する。
め本発明では、５Ｂ６Ｂ符号信号の６ビットのパターン
中の下位２ビットから２ビット論理値を求める第一半加
算器1-1 と、上記５Ｂ６Ｂ符号信号の中位２ビットから
２ビット論理値を求める第二半加算器1-2 と、上記５Ｂ
６Ｂ符号信号の上位２ビットから２ビット論理値を求め
る第三半加算器1-3 と、前記第一半加算器1-1 と第二半
加算器1-2 および第三半加算器1-3 の２ビット論理値の
下位ビットの３データを復号する第一デコーダ2-1 と、
前記第一半加算器1-1 と第二半加算器1-2 および第三半
加算器1-3 の２ビット論理値の上位ビットの３データを
復号する第二デコーダ2-2 と、前記第一デコーダ2-1 と
第二デコーダ2-2の出力の組み合わせ論理よりマーク率
を検出する６ビットマーク率判定回路３とを設けるよう
に構成する。
【００１３】
【作用】本発明は図１に示すごとく、６ビットよりなる
５Ｂ６Ｂ符号信号を２ビットづつに分け、下位２ビット
を第一半加算器1-1 に、中位２ビットを第二半加算器1-
2 に、また上位２ビットを第三半加算器1-3 に加えてそ
れぞれ２ビットの論理値を求め、又、第一デコーダ2-1
にて前記第一半加算器1-1 〜第三半加算器1-3 から出力
される２ビット論理値の下位ビットを復号し、更に、第
二デコーダ2-2 にて前記第一半加算器1-1 〜第三半加算
器1-3 から出力される２ビットの上位ビットを復号する
ようにしている。
５Ｂ６Ｂ符号信号を２ビットづつに分け、下位２ビット
を第一半加算器1-1 に、中位２ビットを第二半加算器1-
2 に、また上位２ビットを第三半加算器1-3 に加えてそ
れぞれ２ビットの論理値を求め、又、第一デコーダ2-1
にて前記第一半加算器1-1 〜第三半加算器1-3 から出力
される２ビット論理値の下位ビットを復号し、更に、第
二デコーダ2-2 にて前記第一半加算器1-1 〜第三半加算
器1-3 から出力される２ビットの上位ビットを復号する
ようにしている。
【００１４】そして、６ビットマーク率判定回路３にお
いて前記第一デコーダ2-1 と第二デコーダ2-2 からの出
力を組み合わせ論理を求めることにより、６ビットマー
ク率を検出する。
いて前記第一デコーダ2-1 と第二デコーダ2-2 からの出
力を組み合わせ論理を求めることにより、６ビットマー
ク率を検出する。
【００１５】
【実施例】以下、図２〜図４により本発明の実施例を詳
細に説明する。図２は一例としての半加算器を第一半加
算器1-1 で示した例であり、該第一半加算器1-1 はＥＮ
ＯＲゲート11とＯＲゲート12で構成する。なお、図３に
て第一半加算器1-1 の論理値とマーク率を説明する。図
２と図３において、Ａ、Ｂは半加算器1-1 に入力するデ
ータであり、６ビットのパターンを３つに区切った２ビ
ット毎のデータである。又、ＸＳとＸＣは半加算器1-1
の論理値である。この半加算器1-1 では、入力データ
Ａ、Ｂ、論理値ＸＳ、ＸＣとマーク率の関係は下記の通
りである。
細に説明する。図２は一例としての半加算器を第一半加
算器1-1 で示した例であり、該第一半加算器1-1 はＥＮ
ＯＲゲート11とＯＲゲート12で構成する。なお、図３に
て第一半加算器1-1 の論理値とマーク率を説明する。図
２と図３において、Ａ、Ｂは半加算器1-1 に入力するデ
ータであり、６ビットのパターンを３つに区切った２ビ
ット毎のデータである。又、ＸＳとＸＣは半加算器1-1
の論理値である。この半加算器1-1 では、入力データ
Ａ、Ｂ、論理値ＸＳ、ＸＣとマーク率の関係は下記の通
りである。
【００１６】 Ａ＝０、Ｂ＝０の時、ＸＳ＝１、ＸＣ＝０となり、マーク率‘0/2 ’、 Ａ＝０、Ｂ＝１の時、ＸＳ＝０、ＸＣ＝１となり、マーク率‘1/2 ’、 Ａ＝１、Ｂ＝０の時、ＸＳ＝０、ＸＣ＝１となり、マーク率‘1/2 ’、 Ａ＝１、Ｂ＝１の時、ＸＳ＝１、ＸＣ＝１となり、マーク率‘2/2 ’、 これは入力データＡ、Ｂの２ビット毎のマーク率の検出
値であり、この組み合わせ（２０通り）にて入力データ
６ビットのマーク率を判定することができる。つまり、
３つの２ビット毎のマーク率は、 ０＋０＋０の場合、６ビット・マーク率は‘0/6 ’、 １＋０＋０の場合、６ビット・マーク率は‘1/6 ’、 ０＋１＋０の場合、６ビット・マーク率は‘1/6 ’、 ０＋０＋１の場合、６ビット・マーク率は‘1/6 ’、 １＋１＋０の場合、６ビット・マーク率は‘2/6 ’、 １＋０＋１の場合、６ビット・マーク率は‘2/6 ’、 ０＋１＋１の場合、６ビット・マーク率は‘2/6 ’、 ２＋０＋０の場合、６ビット・マーク率は‘2/6 ’、 ０＋２＋０の場合、６ビット・マーク率は‘2/6 ’、 ０＋０＋２の場合、６ビット・マーク率は‘2/6 ’、 ０＋２＋２の場合、６ビット・マーク率は‘4/6 ’、 ２＋０＋２の場合、６ビット・マーク率は‘4/6 ’、 ２＋２＋０の場合、６ビット・マーク率は‘4/6 ’、 ２＋１＋１の場合、６ビット・マーク率は‘4/6 ’、 １＋２＋１の場合、６ビット・マーク率は‘4/6 ’、 １＋１＋２の場合、６ビット・マーク率は‘4/6 ’、 １＋２＋２の場合、６ビット・マーク率は‘5/6 ’ ２＋１＋２の場合、６ビット・マーク率は‘5/6 ’ ２＋２＋１の場合、６ビット・マーク率は‘5/6 ’ ２＋２＋２の場合、６ビット・マーク率は‘6/6 ’、 と検出される。これ以外の場合は、６ビットマーク率が
‘3/6 ’であると判断できる。
値であり、この組み合わせ（２０通り）にて入力データ
６ビットのマーク率を判定することができる。つまり、
３つの２ビット毎のマーク率は、 ０＋０＋０の場合、６ビット・マーク率は‘0/6 ’、 １＋０＋０の場合、６ビット・マーク率は‘1/6 ’、 ０＋１＋０の場合、６ビット・マーク率は‘1/6 ’、 ０＋０＋１の場合、６ビット・マーク率は‘1/6 ’、 １＋１＋０の場合、６ビット・マーク率は‘2/6 ’、 １＋０＋１の場合、６ビット・マーク率は‘2/6 ’、 ０＋１＋１の場合、６ビット・マーク率は‘2/6 ’、 ２＋０＋０の場合、６ビット・マーク率は‘2/6 ’、 ０＋２＋０の場合、６ビット・マーク率は‘2/6 ’、 ０＋０＋２の場合、６ビット・マーク率は‘2/6 ’、 ０＋２＋２の場合、６ビット・マーク率は‘4/6 ’、 ２＋０＋２の場合、６ビット・マーク率は‘4/6 ’、 ２＋２＋０の場合、６ビット・マーク率は‘4/6 ’、 ２＋１＋１の場合、６ビット・マーク率は‘4/6 ’、 １＋２＋１の場合、６ビット・マーク率は‘4/6 ’、 １＋１＋２の場合、６ビット・マーク率は‘4/6 ’、 １＋２＋２の場合、６ビット・マーク率は‘5/6 ’ ２＋１＋２の場合、６ビット・マーク率は‘5/6 ’ ２＋２＋１の場合、６ビット・マーク率は‘5/6 ’ ２＋２＋２の場合、６ビット・マーク率は‘6/6 ’、 と検出される。これ以外の場合は、６ビットマーク率が
‘3/6 ’であると判断できる。
【００１７】この方式により、検出するパターン数は、
約１／３程度（64パターンより20パターンに減少）にな
り、回路規模の縮小を実現できる。以下、図４により該
回路を詳細に説明する。
約１／３程度（64パターンより20パターンに減少）にな
り、回路規模の縮小を実現できる。以下、図４により該
回路を詳細に説明する。
【００１８】図４は本発明の５Ｂ６Ｂ符号則逆変換マー
ク率判定回路である。図４中、１は半加算器であり、６
ビットデータの下位２桁データの論理値を図３により求
める第一半加算器1-1 と、前記第一半加算器1-1 と同一
の構成を有し６ビットデータの中位２桁データの論理値
を図３により求める第二半加算器1-2 と、前記第一半加
算器1-1 と同一の構成を有し６ビットデータの上位２桁
データの論理値を図３により求める第三半加算器1-3 を
具える。
ク率判定回路である。図４中、１は半加算器であり、６
ビットデータの下位２桁データの論理値を図３により求
める第一半加算器1-1 と、前記第一半加算器1-1 と同一
の構成を有し６ビットデータの中位２桁データの論理値
を図３により求める第二半加算器1-2 と、前記第一半加
算器1-1 と同一の構成を有し６ビットデータの上位２桁
データの論理値を図３により求める第三半加算器1-3 を
具える。
【００１９】尚、２は二つの３：８変換のデコーダより
なり、第一半加算器1-1 〜第三半加算器1-3 にて６ビッ
トのパターンの中の２ビット毎のマーク率を求め、２ビ
ット論理値の下位桁の３つのデータ（３ビットのコー
ド）を入力して８並列の‘１’または‘０’のデータに
復号する第一デコーダ2-1 と、２ビット論理値の上位桁
の３つのデータ（３ビットのコード）を入力して８並列
の‘１’または‘０’のデータに復号する第二デコーダ
2-2 を具える。
なり、第一半加算器1-1 〜第三半加算器1-3 にて６ビッ
トのパターンの中の２ビット毎のマーク率を求め、２ビ
ット論理値の下位桁の３つのデータ（３ビットのコー
ド）を入力して８並列の‘１’または‘０’のデータに
復号する第一デコーダ2-1 と、２ビット論理値の上位桁
の３つのデータ（３ビットのコード）を入力して８並列
の‘１’または‘０’のデータに復号する第二デコーダ
2-2 を具える。
【００２０】又、３は６ビットマーク率判定回路であ
り、第一デコーダ2-1 、第二データ2-2 からの８並列の
復号データを極性変換するバッファ3-1a〜3-1oと３入力
論理和のＯＲゲート3-2a〜3-2dと２入力論理積のＡＮＤ
ゲート3-3a〜3-3kおよび多入力論理ゲート3-4a〜3-4cを
具える。
り、第一デコーダ2-1 、第二データ2-2 からの８並列の
復号データを極性変換するバッファ3-1a〜3-1oと３入力
論理和のＯＲゲート3-2a〜3-2dと２入力論理積のＡＮＤ
ゲート3-3a〜3-3kおよび多入力論理ゲート3-4a〜3-4cを
具える。
【００２１】なお、本回路におけるマーク率検出のため
の演算は以下の通り行われる。 Ｄ1 〜Ｄ6 ＸＳ ＸＣ 第一デコーダ 第二デコーダ マーク率の検出、 000000 111 000 01111111 11111110 論理ゲート3-4aから ０／６を検出 110000 111 100 11110111 11111110 論理ゲート3-4bから ２／６を検出 111100 111 110 11111101 11111110 論理ゲート3-4cから ４／６を検出 001111 111 011 11101111 11111110 論理ゲート3-4cから ４／６を検出 110101 100 111 11111110 11110111 論理ゲート3-4cから ４／６を検出 111111 111 111 11111110 11111110 論理ゲート3-3kから ６／６を検出 即ち、本発明の第一半加算器1-1 〜第三半加算器1-3
では２ビット毎のマーク率コードを求め、次に第一デコ
ーダ2-1 および第二デコーダ2-2 にて３ビットの論理値
をそれぞれ８並列信号に復号し、この復号された８並列
信号を６ビットマーク率判定回路で組み合わせることに
より、５Ｂ６Ｂ符号信号６ビットのマーク率 ‘ 0/6 '
と ‘ 1/6 ', ‘ 2/6 ',‘ 4/6 ',‘ 5/6 ' と ‘ 6/6
' の検出を行っている。
の演算は以下の通り行われる。 Ｄ1 〜Ｄ6 ＸＳ ＸＣ 第一デコーダ 第二デコーダ マーク率の検出、 000000 111 000 01111111 11111110 論理ゲート3-4aから ０／６を検出 110000 111 100 11110111 11111110 論理ゲート3-4bから ２／６を検出 111100 111 110 11111101 11111110 論理ゲート3-4cから ４／６を検出 001111 111 011 11101111 11111110 論理ゲート3-4cから ４／６を検出 110101 100 111 11111110 11110111 論理ゲート3-4cから ４／６を検出 111111 111 111 11111110 11111110 論理ゲート3-3kから ６／６を検出 即ち、本発明の第一半加算器1-1 〜第三半加算器1-3
では２ビット毎のマーク率コードを求め、次に第一デコ
ーダ2-1 および第二デコーダ2-2 にて３ビットの論理値
をそれぞれ８並列信号に復号し、この復号された８並列
信号を６ビットマーク率判定回路で組み合わせることに
より、５Ｂ６Ｂ符号信号６ビットのマーク率 ‘ 0/6 '
と ‘ 1/6 ', ‘ 2/6 ',‘ 4/6 ',‘ 5/6 ' と ‘ 6/6
' の検出を行っている。
【００２２】
【発明の効果】以上の説明から明らかなように本発明に
よれば、５Ｂ６Ｂ符号則逆変換回路のゲート規模の縮小
が可能となり、消費電力の削減やコスト低減の効果を奏
する。
よれば、５Ｂ６Ｂ符号則逆変換回路のゲート規模の縮小
が可能となり、消費電力の削減やコスト低減の効果を奏
する。
【図１】 本発明の原理構成を示す図である。
【図２】 半加算器の回路構成を説明する図である。
【図３】 半加算器の論理値とマーク率を説明する図で
ある。
ある。
【図４】 本発明の一実施例の回路構成を示す図であ
る。
る。
【図５】 従来の一実施例の回路構成を示す図である。
【図６】 ５Ｂ６Ｂ符号則逆変換パターンを説明する図
である。
である。
1-1 は第一半加算器 1-2 は第二半加算器 1-3 は第三半加算器 2-1 は第一デコーダ 2-2 は第二デコーダ ３は６ビットマーク率判定回路
Claims (1)
- 【請求項１】 ５Ｂ６Ｂ符号信号の６ビットのパターン
中の下位２ビットから２ビット論理値を求める第一半加
算器(1-1) と、上記５Ｂ６Ｂ符号信号の中位２ビットか
ら２ビット論理値を求める第二半加算器(1-2) と、上記
５Ｂ６Ｂ符号信号の上位２ビットから２ビット論理値を
求める第三半加算器(1-3) と、前記第一半加算器(1-1)
と第二半加算器(1-2) および第三半加算器(1-3) の２ビ
ット論理値の下位ビットの３データを復号する第一デコ
ーダ(2-1) と、前記第一半加算器(1-1) と第二半加算器
(1-2) および第三半加算器(1-3) の２ビット論理値の上
位ビットの３データを復号する第二デコーダ(2-2) と、
前記第一デコーダ(2-1) と第二デコーダ(2-2) の出力の
組み合わせ論理よりマーク率を検出する６ビットマーク
率判定回路(3) と、を設けたことを特徴とする５Ｂ６Ｂ
逆変換マーク率判定回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5497791A JP2500949B2 (ja) | 1991-03-19 | 1991-03-19 | ５ｂ６ｂ逆変換マ―ク率判定回路 |
| US07/787,864 US5293165A (en) | 1990-11-09 | 1991-11-05 | 5B6B coding rule inverse conversion circuit for digital transmission |
| DE69130249T DE69130249T2 (de) | 1990-11-09 | 1991-11-07 | Dekodierer für 5B6B-Kode |
| EP91118997A EP0484946B1 (en) | 1990-11-09 | 1991-11-07 | Decoder for 5B6B code |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5497791A JP2500949B2 (ja) | 1991-03-19 | 1991-03-19 | ５ｂ６ｂ逆変換マ―ク率判定回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04290120A JPH04290120A (ja) | 1992-10-14 |
| JP2500949B2 true JP2500949B2 (ja) | 1996-05-29 |
Family
ID=12985713
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5497791A Expired - Lifetime JP2500949B2 (ja) | 1990-11-09 | 1991-03-19 | ５ｂ６ｂ逆変換マ―ク率判定回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2500949B2 (ja) |
-
1991
- 1991-03-19 JP JP5497791A patent/JP2500949B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04290120A (ja) | 1992-10-14 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3339539B2 (ja) | デジタル変調装置、その方法及び記録媒体 | |
| KR0165441B1 (ko) | 디지털 데이터 채널 부호화 및 복호화방법과 그 장치 | |
| EP0122027B1 (en) | Variable-length encoding-decoding system | |
| US5477222A (en) | Device for encoding/decoding N-bit source words into corresponding M-bit channel words, and vice versa | |
| EP0577402B1 (en) | Synchronization signal detector, synchronization signal detecting method and demodulator | |
| US6175318B1 (en) | Device for encoding/decoding n-bit source words into corresponding m-bit channel words, and vice versa | |
| US5008669A (en) | Encoding/decoding system for optical recording/reading | |
| JP3935217B2 (ja) | ｍビット情報ワードのシーケンスから変調信号への変換 | |
| JP2500949B2 (ja) | ５ｂ６ｂ逆変換マ―ク率判定回路 | |
| JP3482212B2 (ja) | （ｎ−１）−ビット情報ワードをｎ−ビットチャネルワードに符号化する符号化装置および方法並びにチャネルワードを情報ワードに復号化する復号化装置および方法 | |
| US6188336B1 (en) | 7/13 channel coding and decoding method using RLL(2,25) code | |
| EP1076932A1 (en) | ENCODING/DECODING n-BIT SOURCE WORDS INTO CORRESPONDING m-BIT CHANNEL WORDS, AND VICE VERSA, SUCH THAT THE CONVERSION IS PARITY INVERTING | |
| JP2003288760A (ja) | 変調方法、変調装置、記録媒体、復調方法および復調装置 | |
| MXPA01013103A (es) | Aparato para codificacion/decodificacion de una fuente de palabras de bit-n a un canal correspondiente de bit-m de palabras y viceversa. | |
| EP0624000B1 (en) | Device for encoding/decoding n-bit source words into corresponding m-bit channel words, and vice versa | |
| US5293165A (en) | 5B6B coding rule inverse conversion circuit for digital transmission | |
| JPH08511405A (ja) | ｍビット情報語のシーケンスを変調信号に変換する方法、記録担体を製造する方法、符号化装置、復号化装置、記録装置、読取り装置、信号及び記録担体 | |
| JPH08204573A (ja) | 符号変換方法 | |
| JP2605269B2 (ja) | エラー訂正方法 | |
| EP0739099A1 (en) | Method and apparatus for decoding RLL modulated data using tables of reduced sizes | |
| JP2594699B2 (ja) | ５ｂ６ｂ符号則逆変換回路 | |
| JPH09219646A (ja) | 変調方法および装置並びに復調方法および装置 | |
| JP2005045610A (ja) | 送信装置、および通信システム | |
| JPS59169254A (ja) | 符号変換方式 | |
| JPH10112655A (ja) | データ復号装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19960123 |