JPH04289924A - シーケンス制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は高速動作の可能なシーケ
ンス制御装置に関する。従来、複数段接続された被制御
ロジックをシーケンス制御するとき、一定周期のクロッ
クにより動作させていたから、被制御ロジックの内動作
速度の最も遅いものに対応した処理となって、より高速
化を意図すると複雑で高価なロジックを接続する必要が
あった。そのため簡易・安価で且つ高速処理のできるシ
ーケンス制御装置を開発することが要望された。

【０００２】

【従来の技術】図５は従来のシーケンス制御装置の構成
を示すブロック図である。図５において、１はシーケン
スロジックで、マイクロプログラムとそのデコーダを内
蔵するもの、２−１，２−２，２−３　〜はそれぞれ被
制御ロジックで、乗算器，算術論理演算回路などを示す
。３　はクロック発生源を示す。シーケンスロジック１
はマイクロプログラムを内蔵しているから、被制御ロジ
ック２に対する制御を開始するとき、マイクロプログラ
ムを当初から読出す。読出したマイクロプログラムをデ
コーダによりデコードして得られた信号を第１段被制御
ロジック２−１　に印加する。被制御ロジック２−１　
はクロック発生源３からのクロックも印加されているた
め、クロックに従って例えばクロックの立上りのとき所
定の動作を行う。動作後の出力信号は第２段の被制御ロ
ジック２−２　にデータとして印加する。被制御ロジッ
ク２−２　に対しては、シーケンスロジック１が被制御
ロジック２−２　の動作命令をデコードした信号をクロ
ックに従ったタイミングにより印加するから、クロック
に同期してロジック２−１　の出力について処理動作を
行う。そして前述と同様に動作後の出力信号を第３段の
被制御ロジック２−３　にデータとして印加する。この
ときもシーケンスロジック１からの信号が印加され、次
のクロックタイミングにおいて動作する。

【０００３】図６は図５の動作波形図であり、符号は図
４に示す位置に対応する。図６（Ａ）はクロック発生器
３の出力、同（Ｂ）　はシーケンスロジック１のデコー
ド出力、同（Ｃ）　は各被制御ロジックの出力を示す。 また図６（Ａ）　においてＴｆはクロックの周期、Ｔｏ
はクロックのオン時間、同（Ｃ）　においてＴ１はクロ
ックの印加開始から第１段被制御ロジックより処理出力
が確定するまでの時間、同様にＴ２は第２段の出力確定
までの時間を示す。図５のシーケンスロジック１から被
制御ロジックを制御する信号は、Ｔ１の当初時に与えら
れ、クロックにしたがって処理を開始する。そしてＴ１
の終わるときに被制御ロジックの出力が確定する。即ち
、被制御ロジックはＴ１の時間を要してクロックに従う
処理動作を行った訳である。第１段被制御ロジックの出
力を■と示す。 次に第２段被制御ロジックの出力■はＴ２の時間を要し
て出現する。それは第２段被制御ロジックが第１段に比
べて処理動作が遅いからである。また、第３段の被制御
ロジックの処理動作は更に遅くＴ３の時間を要している
。

【０００４】

【発明が解決しようとする課題】クロックはＴｆという
同一の周期によって繰り返され、被制御ロジックに対し
シーケンスに印加されても、各段の動作に遅速があるた
め、各段クロックの印加から出力確定までの時間がまち
まちである。被制御ロジックにおいて出力が確定するま
での時間が最も遅いものを基準として、クロック周期Ｔ
ｆを選定する必要があり、その周期をロジックの段数倍
して得られる値が被制御ロジックのトータル動作時間に
対応するため、速い動作を行う被制御ロジックがあって
も長時間を要する欠点があった。

【０００５】本発明の目的は前述の欠点を改善し、各被
制御ロジックの動作上、最も適した周期のクロックを印
加して、全体の被制御ロジックについて最短時間で処理
動作を行うよにしたシーケンス制御装置を提供すること
にある。

【０００６】

【課題を解決するための手段】図１は本発明の原理構成
を示す図である。図１において、１はシーケンスロジッ
クで、マイクロプログラムとそのデコーダを内蔵するも
の、２−１，２−２　〜はそれぞれ被制御ロジック、３
はクロック発生源、４はクロック処理回路を示す。５は
シーケンスロジック出力信号を示し、その内５−０　は
クロック処理回路４に対するもの、５−１，５−２　〜
は各被制御ロジックに対するものを示す。

【０００７】シーケンスロジック１とクロック発生源３
と、複数段の被制御ロジック２−１，２−２　〜とで構
成され、第１段の被制御ロジック２−１　はシーケンス
ロジック１出力とクロック発生源３のクロックにより動
作を開始し、第２段以降の被制御ロジック２−２　〜は
前段被制御ロジック出力をデータとしてクロック発生源
３のクロックにより動作が制御されるシーケンス制御装
置において、本発明は下記の構成とする。即ち、前記ク
ロック発生源３と前記被制御ロジック２−１，２−２　
〜との間に挿入されたクロック処理回路４を具備し、該
クロック処理回路４にはシーケンスロジック１出力の一
部も印加されて構成する。

【０００８】

【作用】図１に示すシーケンスロジック１はクロック処
理回路４に対する命令を出力信号５−０　により、また
第１段被制御ロジック２−１　に対する命令を出力信号
５−１　により与える。クロック処理回路４はクロック
発生源３のクロックに対し、第１段被制御ロジック２−
１　の動作に最適な周期のクロックを作成し、被制御ロ
ジック２−１に印加する。第１段の被制御ロジック２−
１　は速やかに処理動作を行い、出力信号を次段の被制
御ロジック２−２　に印加する。シーケンスロジック１
は前記被制御ロジック２−１　に対するクロックの一部
を受けているから、被制御ロジック２−２　に対する動
作命令５−２　を前記クロック終了時刻に被制御ロジッ
ク２−２　に印加し、且つクロック処理回路４に対し信
号５−０　により与える。第２段の被制御ロジック２−
２はクロック処理回路４から自己動作に対し最適な周期
のクロックを受けて、速やかに処理動作を行う。この処
理動作を第３段以降の被制御ロジック２−３　〜に対し
ても繰り返すから、被制御ロジックの全体処理の時間は
短くなる。

【０００９】

【実施例】図２は本発明の実施例として、図１における
シーケンスロジック内に設けた装置とクロック処理回路
の例を示す図である。図２において、４はクロック処理
回路の例として示す２分の１〜４分の１分周回路である
。６はシーケンスロジック内に設けたＲＯＭ、７は同デ
コーダを示し、ＲＯＭとデコーダは従来装置に同種装置
があるときは、新設することなく流用して良い。即ち、
シーケンスロジックとしてマイクロプログラムを格納し
たＲＯＭであれば、或る被制御ロジックの処理動作を制
御するための命令コードを格納した部分の次に、当該被
制御ロジックを動作させるために最適な周期のクロック
とするための必要な分周比を与えるように２ビットの制
御コードを格納して置く。

【００１０】例えば第１段被制御ロジック２−１　はシ
フトレジスタのため高速クロックを与えるときは分周比
を変えず制御コードを”　１１”のように、第２段被制
御ロジック２−２　は乗算器であるから分周比を１／４
とするために制御コードを“００”のように定めておく
。各段被制御ロジックに対し処理動作を指令するため、
前記ＲＯＭを読出してデコーダ７によりデコードしたと
き、被制御ロジックへの指令と同時に分周回路４の分周
比を切換える信号を印加する。なお前記制御コードは他
に、例えば“１０”は２分の１分周を、“０１”は３分
の１分周を示すように定めておく。

【００１１】図３は図２の構成による装置の動作波形図
であり、符号は図２に示す位置に対応する。即ち（Ｋ）
　はクロック発生源３の出力を示し、クロック処理回路
４において分周せずに、そのままの周期で出力すること
を示す。また（Ｄ）　はシーケンスロジック１のＲＯＭ
６を読出した出力、（Ｅ）　はＲＯＭ６の読出出力につ
いてデコーダ７によりデコードした信号を示す。また（
Ｄ）（Ｅ）における■■■は被制御ロジックの段数を示
す。図３に示すように第３段被制御ロジック２−３　は
１／３に分周されたクロック（Ｇ）　によりゆっくりと
動作してその出力が確定するが、第１段被制御ロジック
２−１は分周されないクロック（Ｋ）　により高速に動
作して出力が確定する。第２段被制御ロジック２−２　
は１／２に分周されたクロック（Ｆ）　により動作する
。したがって図５・図６に示す従来技術と比較すると、
被制御ロジックとしてクロックにより処理動作を開始し
、出力が確定するまでの時間の短縮されるものが多いた
め、被制御ロジックがクロック印加により動作を開始し
てから、最終出力が確定するまでの全体の時間が短縮さ
れる。

【００１２】図２において、（Ｆ）　〜（Ｋ）　のクロ
ックは、それぞれ対応する被制御ロジックに印加され、
同時にシーケンスロジック１に印加されている。それは
デコーダ７の出力により所定の被制御ロジックが所定分
周比のクロックにより動作したとき、所定のクロックの
終端をシーケンスロジック１において検出し、次段の被
制御ロジックを起動する命令をデコーダ７へ送るためで
ある。

【００１３】また、被制御ロジックに印加されるクロッ
クは被制御ロジック毎に異なる分周比のクロックとせず
に、クロック処理回路４の出力として図３に示す波形を
共通的に印加し、被制御ロジックがシーケンスロジック
の指示に従って動作するとき最適動作の可能な周期のク
ロックとなれば良い。そのためシーケンスロジックはク
ロック処理回路４の分周比を指示することと、分周され
たクロックに対応する被制御ロジックの動作を指示する
こととを実行する。

【００１４】なお、シーケンスロジックの構成として、
分周されたクロックを印加されない形式とすることもあ
る。それは被制御ロジックが所定分周比のクロックによ
り処理動作を行い、出力が確定したときその出力の一部
を受けて、次に制御するロジックの番号を知っても良い
からである。

【００１５】更に、被制御ロジックの構成として、処理
動作が終了したときの或る段のロジックの出力を次段の
ロジックに対するデータとして、入力させること以外に
、外部の装置などへデータ出力として送出することもあ
る。要するにロジックとしてその形式は問わないことで
ある。

【００１６】図４は以上説明した所により、被制御ロジ
ックを構成した一つの例を示す。図４において、被制御
ロジック２−２　はレジスタ１のみで構成され、同ロジ
ック２−２はレジスタ２と算術論理演算回路（ＡＬＵ）
とで構成され、同ロジック２−３　はレジスタ３と乗算
器とで構成されている。図４の構成による演算は下記の
とおりである。即ち、レジスタ３に図示しない手段で与
えられたデータ値を乗算器で乗算し、その出力値をレジ
スタ２に格納し、レジスタ１のデータ値とをＡＬＵで演
算する。そして演算結果を最終値としてレジスタ１に格
納する。

【００１７】以上はクロック処理回路として分周回路を
使用する例について説明したが、周波数逓倍回路を使用
し、より短周期のクロックを得て、被制御ロジックにつ
いて高速処理可能なものを動作させることが出来る。

【００１８】

【発明の効果】このようにして本発明によると、処理動
作の速い被制御ロジックはそれに相応する、より高速周
期のクロックを印加させて動作させることが出来るから
、処理動作の遅い被制御ロジックがあっても、速い動作
のロジックにより処理時間を短くするから、比較的簡易
な構成によって情報処理システムの全体の処理速度を向
上させることが出来る。

【図面の簡単な説明】

【図１】本発明の原理構成を示す図である。

【図２】本発明の実施例の構成を示す図である。

【図３】図２の装置の動作波形図である。

【図４】図１における被制御ロジックの構成例を示す図
である。

【図５】従来のシーケンス制御装置の構成を示す図であ
る。

【図６】図５の動作波形図である。

【符号の説明】

１　　シーケンスロジック ２−１，２−２　〜被制御ロジック ３　　クロック発生源 ４　　クロック処理回路

Claims (1)

【特許請求の範囲】
1. 【請求項１】　　シーケンスロジック（１）　とクロッ
   ク発生源（３）　と、複数段の被制御ロジック（２−１
   ）（２−２）〜とで構成され、第１段の被制御ロジック
   （２−１）　はシーケンスロジック（１）　出力とクロ
   ック発生源（３）　のクロックにより動作を開始し、第
   ２段以降の被制御ロジック（２−２）　〜は前段被制御
   ロジック出力をデータとしてクロック発生源（３）　の
   クロックにより動作が制御されるシーケンス制御装置に
   おいて、前記クロック発生源（３）　と前記被制御ロジ
   ック（２−１）（２−２）〜との間に挿入されたクロッ
   ク処理回路（４）　を具備し、該クロック処理回路（４
   ）　にはシーケンスロジック（１）　出力の一部が印加
   されることを特徴とするシーケンス制御装置。