JPH04288629A - パリティ付きデータ演算回路 - Google Patents
パリティ付きデータ演算回路Info
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- JPH04288629A JPH04288629A JP3035784A JP3578491A JPH04288629A JP H04288629 A JPH04288629 A JP H04288629A JP 3035784 A JP3035784 A JP 3035784A JP 3578491 A JP3578491 A JP 3578491A JP H04288629 A JPH04288629 A JP H04288629A
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- JP
- Japan
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- parity
- bit
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- 230000007423 decrease Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000000295 complement effect Effects 0.000 description 1
- 238000001514 detection method Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
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- Detection And Correction Of Errors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】この発明は、パリティ付きデータ
の演算回路に関し、特に演算結果のパリティ生成に関す
る。
の演算回路に関し、特に演算結果のパリティ生成に関す
る。
【０００２】
【従来の技術】ノンストップコンピュータの要求やフォ
ールトトレラントの観点から、パリティ付きデータを扱
うデータ処理装置が必要となっている。このデータ処理
装置で使用される演算回路では、演算結果に対してパリ
ティを付加することが要求される。
ールトトレラントの観点から、パリティ付きデータを扱
うデータ処理装置が必要となっている。このデータ処理
装置で使用される演算回路では、演算結果に対してパリ
ティを付加することが要求される。
【０００３】従来のパリティ付きデータ演算回路の一例
として、パリティ付き４ビットデータの加算回路を図３
に示す。この加算回路はパリティ付き４ビットデータで
ある被加数と加数を入力し、４ビットデータの加算結果
とそのパリティビットおよびキャリーを出力するもので
ある。本加算回路では４ビットの被加数と加数は符号無
しデータとして扱われ、パリティは偶数パリティである
。オーバーフロー時にキャリーを出力する。
として、パリティ付き４ビットデータの加算回路を図３
に示す。この加算回路はパリティ付き４ビットデータで
ある被加数と加数を入力し、４ビットデータの加算結果
とそのパリティビットおよびキャリーを出力するもので
ある。本加算回路では４ビットの被加数と加数は符号無
しデータとして扱われ、パリティは偶数パリティである
。オーバーフロー時にキャリーを出力する。
【０００４】図３において、１０は４ビットの被加数レ
ジスタ、１１は被加数のパリティビットレジスタ、１２
は４ビットの加数レジスタ、１３は加数のパリティビッ
トレジスタ、１４は４ビット加算器、２５は加算結果の
パリティ生成回路、１６は加算結果レジスタ、１７は加
算結果のパリティビットレジスタである。４ビット加算
器１４は４個のフルアダーで構成され、各フルアダーは
被加数入力端子Ａ、加数入力端子Ｂ、キャリー入力端子
Ｃｉ、キャリー出力端子Ｃｏ、和出力端子Ｓを持つ。Ａ
、Ｂ、Ｃｉ、Ｃｏ、Ｓは全て正論理で示されている。
ジスタ、１１は被加数のパリティビットレジスタ、１２
は４ビットの加数レジスタ、１３は加数のパリティビッ
トレジスタ、１４は４ビット加算器、２５は加算結果の
パリティ生成回路、１６は加算結果レジスタ、１７は加
算結果のパリティビットレジスタである。４ビット加算
器１４は４個のフルアダーで構成され、各フルアダーは
被加数入力端子Ａ、加数入力端子Ｂ、キャリー入力端子
Ｃｉ、キャリー出力端子Ｃｏ、和出力端子Ｓを持つ。Ａ
、Ｂ、Ｃｉ、Ｃｏ、Ｓは全て正論理で示されている。
【０００５】次に、上記のように構成されたパリティ付
き４ビットデータ加算回路の動作について説明する。
き４ビットデータ加算回路の動作について説明する。
【０００６】被加数レジスタ１０に［０１１０］、被加
数パリティビットレジスタ１１に［０］、加数レジスタ
１２に［００１０］、加数パリティビットレジスタ１３
に［１］が格納されているとする。被加数［０１１０］
と加数［００１０］は４ビット加算器１４に入力される
。４ビット加算器１４からは加算結果［Ｓ３，Ｓ２，Ｓ
１，Ｓ０］＝［１０００］が出力される。この時キャリ
ーは［０］を出力する。この加算結果は加算結果レジス
タ１６に格納されると共にパリティ生成回路２５に入力
される。パリティ生成回路２５からは加算結果［１００
０］の偶数パリティ［１］が出力され、加算結果パリテ
ィビットレジスタ１７に格納される。
数パリティビットレジスタ１１に［０］、加数レジスタ
１２に［００１０］、加数パリティビットレジスタ１３
に［１］が格納されているとする。被加数［０１１０］
と加数［００１０］は４ビット加算器１４に入力される
。４ビット加算器１４からは加算結果［Ｓ３，Ｓ２，Ｓ
１，Ｓ０］＝［１０００］が出力される。この時キャリ
ーは［０］を出力する。この加算結果は加算結果レジス
タ１６に格納されると共にパリティ生成回路２５に入力
される。パリティ生成回路２５からは加算結果［１００
０］の偶数パリティ［１］が出力され、加算結果パリテ
ィビットレジスタ１７に格納される。
【０００７】
【発明が解決しようとする課題】従来のパリティ付きデ
ータ演算回路は上記のように構成されているので、演算
結果のパリティは演算結果が確定した後に生成される。 つまり、Ｃｉ３にＣｏ２からのキャリーが入力されるた
め、４ビット加算器１４の演算結果出力のＳ３が加算の
最後に確定しないとパリティを生成できない。一般にデ
ータ処理装置では演算回路の速度が装置の動作速度を律
速するため、パリティ付きデータを扱うと動作速度が低
下するという問題が発生する。また、上記の演算回路で
は被演算数と演算数のパリティが使用されないため演算
結果に入力パリティの状態が反映されず、パリティビッ
トを設けて故障を検出するという目的が達成されないな
どの問題点があった。
ータ演算回路は上記のように構成されているので、演算
結果のパリティは演算結果が確定した後に生成される。 つまり、Ｃｉ３にＣｏ２からのキャリーが入力されるた
め、４ビット加算器１４の演算結果出力のＳ３が加算の
最後に確定しないとパリティを生成できない。一般にデ
ータ処理装置では演算回路の速度が装置の動作速度を律
速するため、パリティ付きデータを扱うと動作速度が低
下するという問題が発生する。また、上記の演算回路で
は被演算数と演算数のパリティが使用されないため演算
結果に入力パリティの状態が反映されず、パリティビッ
トを設けて故障を検出するという目的が達成されないな
どの問題点があった。
【０００８】この発明は上記のような問題点を解消する
ためになされたもので、演算結果のパリティを演算の終
了とほぼ同時に生成できるようにし、パリティを扱うこ
とによるデータ処理装置の速度の低下を防止できるパリ
ティ付きデータ演算回路を得ることを目的とする。
ためになされたもので、演算結果のパリティを演算の終
了とほぼ同時に生成できるようにし、パリティを扱うこ
とによるデータ処理装置の速度の低下を防止できるパリ
ティ付きデータ演算回路を得ることを目的とする。
【０００９】
【課題を解決するための手段】この発明に係るパリティ
付きデータ演算回路は、被演算数と演算数のパリティと
、上記従来例で示した加算器の各ビットの桁上げ信号と
を入力し、演算結果のパリティを生成するパリティ生成
回路を設けたものである。
付きデータ演算回路は、被演算数と演算数のパリティと
、上記従来例で示した加算器の各ビットの桁上げ信号と
を入力し、演算結果のパリティを生成するパリティ生成
回路を設けたものである。
【００１０】
【作用】この発明におけるパリティ付きデータ演算回路
は、演算結果のパリティに被演算数と演算数のパリティ
を反映できると共に、演算結果のパリティを演算の終了
とほぼ同時に生成できるため、演算回路がパリティを扱
う事によるデータ処理装置の速度の低下から免れること
ができる。
は、演算結果のパリティに被演算数と演算数のパリティ
を反映できると共に、演算結果のパリティを演算の終了
とほぼ同時に生成できるため、演算回路がパリティを扱
う事によるデータ処理装置の速度の低下から免れること
ができる。
【００１１】
【実施例】実施例１．この発明のパリティ付きデータ演
算回路の一例として、パリティ付き４ビットデータの加
算回路を図１に示す。この加算回路はパリティ付き４ビ
ットデータである被加算と加数を入力し、４ビットデー
タの加算結果とそのパリティビットおよびキャリーを出
力するものである。本加算回路では４ビットの被加数と
加数は符号無しデータとして扱われ、パリティは偶数パ
リティである。オーバーフロー時にキャリーを出力する
。
算回路の一例として、パリティ付き４ビットデータの加
算回路を図１に示す。この加算回路はパリティ付き４ビ
ットデータである被加算と加数を入力し、４ビットデー
タの加算結果とそのパリティビットおよびキャリーを出
力するものである。本加算回路では４ビットの被加数と
加数は符号無しデータとして扱われ、パリティは偶数パ
リティである。オーバーフロー時にキャリーを出力する
。
【００１２】図１において、１０は４ビットの被加数レ
ジスタ、１１は被加数のパリティビットレジスタ、１２
は４ビットの加数レジスタ、１３は加数のパリティビッ
トレジスタ、１４は４ビット加算器、１５は加算結果の
パリティ生成回路、１６は加算結果レジスタ、１７は加
算結果のパリティビットレジスタである。４ビット加算
器１４は４個のフルアダー１４ａ、１４ｂ、１４ｃ、１
４ｄで構成され、各フルアダーは被加数入力端子Ａ、加
数入力端子Ｂ、キャリー入力端子Ｃｉ、キャリー出力端
子Ｃｏ、和出力端子Ｓを持つ。 Ａ、Ｂ、Ｃｉ、Ｃｏ、Ｓは全て正論理で示されている。
ジスタ、１１は被加数のパリティビットレジスタ、１２
は４ビットの加数レジスタ、１３は加数のパリティビッ
トレジスタ、１４は４ビット加算器、１５は加算結果の
パリティ生成回路、１６は加算結果レジスタ、１７は加
算結果のパリティビットレジスタである。４ビット加算
器１４は４個のフルアダー１４ａ、１４ｂ、１４ｃ、１
４ｄで構成され、各フルアダーは被加数入力端子Ａ、加
数入力端子Ｂ、キャリー入力端子Ｃｉ、キャリー出力端
子Ｃｏ、和出力端子Ｓを持つ。 Ａ、Ｂ、Ｃｉ、Ｃｏ、Ｓは全て正論理で示されている。
【００１３】本発明の、実施例であるパリティ付き４ビ
ットデータ加算回路のパリティ生成方法について説明す
る。
ットデータ加算回路のパリティ生成方法について説明す
る。
【００１４】図２に加算結果のパリティ生成表を示す。
加算結果のパリティは被加算のパリティと加数のパリテ
ィと加算回路１４のフルアダー１４ａ、１４ｂ、１４ｃ
からのキャリー出力の有無とが判明すると生成すること
ができる。フルアダー１４ａ、１４ｂ、１４ｃからのキ
ャリー出力の個数が偶数の時０、奇数の時１とする。
ィと加算回路１４のフルアダー１４ａ、１４ｂ、１４ｃ
からのキャリー出力の有無とが判明すると生成すること
ができる。フルアダー１４ａ、１４ｂ、１４ｃからのキ
ャリー出力の個数が偶数の時０、奇数の時１とする。
【００１５】図１に示す加算結果のパリティ生成回路１
５は、図２のパリティ生成表に従うと共に、生成遅延を
最小にするよう構成される。パリティ生成回路１５は４
段のイクスクルーシブＯＲ回路から成り、初段に加数と
被仮数のパリティが、２段目に初段の出力とフルアダー
１４ａのキャリー出力Ｃｏ０が、３段目に２段目の出力
とフルアダー１４ｂのキャリー出力Ｃｏ１が、４段目に
３段目の出力とフルアダー１４ｃのキャリー出力Ｃｏ２
が接続されている。従って、パリティ生成回路１５の出
力が加算結果のパリティビットレジスタ１７に出力され
るタイミングは、フルアダー１４ｄの加算結果が加算結
果レジスタ１６に出力されるタイミングとほぼ同時とな
る。
５は、図２のパリティ生成表に従うと共に、生成遅延を
最小にするよう構成される。パリティ生成回路１５は４
段のイクスクルーシブＯＲ回路から成り、初段に加数と
被仮数のパリティが、２段目に初段の出力とフルアダー
１４ａのキャリー出力Ｃｏ０が、３段目に２段目の出力
とフルアダー１４ｂのキャリー出力Ｃｏ１が、４段目に
３段目の出力とフルアダー１４ｃのキャリー出力Ｃｏ２
が接続されている。従って、パリティ生成回路１５の出
力が加算結果のパリティビットレジスタ１７に出力され
るタイミングは、フルアダー１４ｄの加算結果が加算結
果レジスタ１６に出力されるタイミングとほぼ同時とな
る。
【００１６】次に、上記のように構成されたパリティ付
き４ビットデータ加算回路の動作について説明する。
き４ビットデータ加算回路の動作について説明する。
【００１７】被加数レジスタ１０に［０１１０］、被加
数パリティビットレジスタ１１に［０］、加数レジスタ
１２に［００１０］、加数パリティビットレジスタ１３
に［１］が格納されているとする。被加数［０１１０］
と加数［００１０］は４ビット加算器１４に入力される
。４ ビット加算器１４からは加算結果［Ｓ３，Ｓ２，
Ｓ１，Ｓ０］＝［１０００］が出力される。この時キャ
リーは［０］を出力する。パリティ生成回路１５には、
被加数と加数が４ビット加算器１４に入力されると同時
に、被加算数のパリティ［０］と加算数のパリティ［１
］が入力される。４ビット加算器１４の加算途中ではフ
ルアダー１４ａ、１４ｂ、１４ｃのキャリーであるＣｏ
０、Ｃｏ１、Ｃｏ２が順次パリティ生成回路１５に入力
され、加算結果のパリティビットが、加算結果が加算結
果レジスタ１６に書き込まれるとほぼ同時に加算結果パ
リティビットレジスタに書き込まれる。この加算ではＣ
ｏ０は［０］、Ｃｏ１は［１］、Ｃｏ２は［１］であり
キャリーの個数は偶数となる。従ってキャリー生成回路
１５からは加算結果のパリティ［１］が出力される。
数パリティビットレジスタ１１に［０］、加数レジスタ
１２に［００１０］、加数パリティビットレジスタ１３
に［１］が格納されているとする。被加数［０１１０］
と加数［００１０］は４ビット加算器１４に入力される
。４ ビット加算器１４からは加算結果［Ｓ３，Ｓ２，
Ｓ１，Ｓ０］＝［１０００］が出力される。この時キャ
リーは［０］を出力する。パリティ生成回路１５には、
被加数と加数が４ビット加算器１４に入力されると同時
に、被加算数のパリティ［０］と加算数のパリティ［１
］が入力される。４ビット加算器１４の加算途中ではフ
ルアダー１４ａ、１４ｂ、１４ｃのキャリーであるＣｏ
０、Ｃｏ１、Ｃｏ２が順次パリティ生成回路１５に入力
され、加算結果のパリティビットが、加算結果が加算結
果レジスタ１６に書き込まれるとほぼ同時に加算結果パ
リティビットレジスタに書き込まれる。この加算ではＣ
ｏ０は［０］、Ｃｏ１は［１］、Ｃｏ２は［１］であり
キャリーの個数は偶数となる。従ってキャリー生成回路
１５からは加算結果のパリティ［１］が出力される。
【００１８】この発明のパリティ付きデータ演算回路の
一例として、パリティ付き４ビットデータ加算器につい
て述べたが、加算器のビット数がさらに多ビットであっ
ても、取り扱うデータが符号付きデータであっても、パ
リティが奇数パリティであっても、さらに２の補数表現
の減算であっても本発明中で示されるパリティ生成回路
１５を構成できることはいうまでもない。
一例として、パリティ付き４ビットデータ加算器につい
て述べたが、加算器のビット数がさらに多ビットであっ
ても、取り扱うデータが符号付きデータであっても、パ
リティが奇数パリティであっても、さらに２の補数表現
の減算であっても本発明中で示されるパリティ生成回路
１５を構成できることはいうまでもない。
【００１９】
【発明の効果】この発明のパリティ付きデータ演算回路
は、以上説明したように構成されているので、演算結果
のパリティを演算結果出力とほぼ同時に出力することが
でき、パリティを扱わない演算回路と比較して演算速度
を低下させないという効果がある。さらに、演算数と被
演算数のパリティを演算結果のパリティに反映すること
ができパリティビットによる故障の検出に寄与すること
ができる。
は、以上説明したように構成されているので、演算結果
のパリティを演算結果出力とほぼ同時に出力することが
でき、パリティを扱わない演算回路と比較して演算速度
を低下させないという効果がある。さらに、演算数と被
演算数のパリティを演算結果のパリティに反映すること
ができパリティビットによる故障の検出に寄与すること
ができる。
【図１】この発明のパリティ付きデータ演算回路の一実
施例であるパリティ付きデータを扱う４ビット加算回路
である。
施例であるパリティ付きデータを扱う４ビット加算回路
である。
【図２】図１のパリティ付きデータを扱う４ビット加算
回路のパリティ生成表である。
回路のパリティ生成表である。
【図３】従来のパリティ付きデータ演算回路の一実施例
であるパリティ付きデータを扱う４ビット加算回路であ
る。
であるパリティ付きデータを扱う４ビット加算回路であ
る。
１０ 被加数レジスタ
１１ 被加数のパリティビットレジスタ１２ 加数
レジスタ １３ 加数のパリティビットレジスタ１４ ４ビッ
ト加算器 １５ パリティ生成回路 １６ 加算結果レジスタ
レジスタ １３ 加数のパリティビットレジスタ１４ ４ビッ
ト加算器 １５ パリティ生成回路 １６ 加算結果レジスタ
Claims (1)
- 【請求項１】 被演算数と演算数に対し演算を施す演
算手段と、前記被演算数のパリティと前記演算数のパリ
ティと前記演算手段の桁上げ信号を入力し、前記演算手
段の演算結果のパリティを生成する論理手段とを有する
ことを特長とするパリティ付きデータ演算回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3035784A JPH04288629A (ja) | 1991-03-01 | 1991-03-01 | パリティ付きデータ演算回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3035784A JPH04288629A (ja) | 1991-03-01 | 1991-03-01 | パリティ付きデータ演算回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04288629A true JPH04288629A (ja) | 1992-10-13 |
Family
ID=12451531
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3035784A Pending JPH04288629A (ja) | 1991-03-01 | 1991-03-01 | パリティ付きデータ演算回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04288629A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010205135A (ja) * | 2009-03-05 | 2010-09-16 | Nec Corp | エラー検出機能付き演算回路、および演算回路のエラー検出方法 |
-
1991
- 1991-03-01 JP JP3035784A patent/JPH04288629A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010205135A (ja) * | 2009-03-05 | 2010-09-16 | Nec Corp | エラー検出機能付き演算回路、および演算回路のエラー検出方法 |
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