JP2010205135A - エラー検出機能付き演算回路、および演算回路のエラー検出方法 - Google Patents
エラー検出機能付き演算回路、および演算回路のエラー検出方法 Download PDFInfo
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Abstract
【解決手段】エラー検出機能付き演算回路は、グレイコード形式の第1の数値を保持するレジスタと、前記レジスタに保持された前記第1の数値から、該第1の数値に対する所定の数値演算の結果である第2の数値をグレイコード形式で求めて出力する数値演算手段と、前記レジスタに保持された前記第1の数値に対するパリティ値である第1のパリティ値を使用して、前記数値演算に対応する所定の論理演算を行うことにより、前記第2の値に対するパリティ値である第2のパリティ値を生成するパリティ演算手段と、前記パリティ演算手段により生成された前記第2のパリティ値を使用して、前記数値演算手段により出力された前記第2の数値に対するパリティチェックを行うパリティチェック手段と、を有する。
【選択図】図2
Description
本発明を実施するための第1の実施形態について図面を参照して詳細に説明する。図2は、本実施形態の演算回路1の構成を示すブロック図である。演算回路1は、レジスタ等に生じたソフトエラーや、演算結果のエラーを検出する機能を有する演算回路である。同図を参照すると、演算回路1は、レジスタ10、11、12、および13と、パリティチェック回路14および15と、演算器20と、パリティ演算回路21と、レジスタ30、および31と、パリティチェック回路40とを有する。
図14を参照して、本発明の第2の実施形態について説明する。同図は、本実施形態の演算回路1aの構成を示すブロック図である。同図を参照すると、演算回路1aは、レジスタ11、13と、パリティチェック回路14、15との代わりにパリティ生成回路16、17を有する以外は、第1の実施形態の演算回路と同様である。
図15〜図17を参照して、本発明の第3の実施形態について説明する。図15は、本実施形態の演算回路1bの構成を示すブロック図である。演算回路1bは、長いビット数の加数、被加数を短いビット数に分割して保持する点で第1の実施形態の演算回路1と異なる。
図18を参照して、本発明の第4の実施形態について説明する。同図は、本実施形態の演算回路1cの構成を示すブロック図である。演算回路1cは、レジスタ11、13、51、および53の代わりにパリティ生成回路16、17、54、および55を有し、XOR演算器21b、および61の代わりにXOR演算器21cを有する以外は、第3の実施形態の演算回路1bと同様である。
図19を参照して、本発明の第5の実施形態について説明する。同図は、本実施形態の演算回路1dの構成を示すブロック図である。演算回路1dは、演算対象の数値が1つである点で、第1の実施形態と異なる。
10、11、12、13、30、31、50、52、53、70、71 レジスタ
14、15、40、80 パリティチェック回路
16、17、54、55 パリティ生成回路
20、20b、60 演算器
21 パリティ演算回路
21b、61、21c XOR演算器
201、203、601、603 二進変換器
205 二進演算器
205b、605 加算器
207、607 グレイコード演算器
2011、2071、21d NOT演算器
2012、2013、2014、2072、2073、2074 XOR演算器
20d インクリメンタ
Claims (14)
- グレイコード形式の第1の数値を保持するレジスタと、
前記レジスタに保持された前記第1の数値から、該第1の数値に対する所定の数値演算の結果である第2の数値をグレイコード形式で求めて出力する数値演算手段と、
前記レジスタに保持された前記第1の数値に対するパリティ値である第1のパリティ値を使用して、前記数値演算に対応する所定の論理演算を行うことにより、前記第2の数値に対するパリティ値である第2のパリティ値を生成するパリティ演算手段と、
前記パリティ演算手段により生成された前記第2のパリティ値を使用して、前記数値演算手段により出力された前記第2の数値に対するパリティチェックを行うパリティチェック手段と、
を有するエラー検出機能付き演算回路。 - 前記数値演算手段は、グレイコード形式の前記第1の数値をバイナリコード形式に変換し、前記数値演算として、変換した該第1の数値を使用する二進数演算を実行し、該二進数演算の結果をグレイコード形式に変換し、変換した該結果を前記第2の数値として出力する、請求項1に記載のエラー検出機能付き演算回路。
- 前記第1のパリティ値を使用して、前記レジスタに保持された前記第1の数値に対するパリティチェックを行う入力値パリティチェック手段を更に有する、請求項1又は2に記載のエラー検出機能付き演算回路。
- 前記レジスタに保持された前記第1の数値に基づいて前記第1のパリティ値を生成するパリティ生成手段を更に有する、請求項1又は2に記載のエラー検出機能付き演算回路。
- 前記数値演算手段により出力された前記第2の数値を保持する出力値用レジスタと、
前記パリティ演算手段により生成された前記第2のパリティ値を保持する第2パリティ用レジスタと、
を更に有し、
前記パリティチェック手段は、前記第2パリティ用レジスタに保持された前記第2のパリティ値を使用して、前記出力値用レジスタに保持された前記第2の数値に対するパリティチェックを行う、請求項1乃至4のいずれか1項に記載のエラー検出機能付き演算回路。 - 前記第1の数値は、複数あり、
複数の前記第1の数値を保持する複数の前記レジスタを有し、
前記数値演算は、複数の前記第1の数値の乗算であり、
前記論理演算は、複数の前記第1の数値に対応する複数の第1のパリティ値の論理積を求める演算である、請求項1乃至5のいずれか1項に記載のエラー検出機能付き演算回路。 - 前記第1の数値は、複数あり、
複数の第1の数値を保持する複数の前記レジスタを有し、
前記数値演算は、複数の前記第1の数値の加算であり、
前記論理演算は、複数の前記第1の数値に対応する複数の前記第1のパリティ値の排他的論理和を求める演算である、請求項1乃至5のいずれか1項に記載のエラー検出機能付き演算回路。 - 前記第1の数値は、複数あり、
複数の第1の数値を保持する複数の前記レジスタを有し、
前記数値演算は、複数の前記第1の数値のうち、いずれかの値から、それ以外の値を減算する演算であり、
前記論理演算は、複数の前記第1の数値に対応する複数の前記第1のパリティ値の排他的論理和を求める演算である、請求項1乃至5のいずれか1項に記載のエラー検出機能付き演算回路。 - 前記数値演算は、前記第1の数値に対するインクリメント又はデクリメントであり、
前記論理演算は、前記第1のパリティ値を反転する演算である、請求項1乃至5のいずれか1項に記載のエラー検出機能付き演算回路。 - 前記数値演算手段は、
それぞれの前記第1の数値の下位桁部分を加算した結果を前記第2の数値の下位桁部分として出力するとともに、該加算における桁上げの有無を示す桁上げ信号を出力する下位側加算器と、
それぞれの前記第1の数値の上位桁部分と前記桁上げ信号とを加算した結果を前記第2の数値の上位桁部分として出力する上位側加算器と、
を有し、
前記パリティ演算手段は、
それぞれの前記第1の数値の下位桁部分に対するパリティ値と、それぞれの該第1の数値の上位桁部分に対するパリティ値と、前記桁上げ信号との排他的論理和を前記第2のパリティ値として出力する、請求項7に記載のエラー検出機能付き演算回路。 - 前記数値演算手段は、
それぞれの前記第1の数値の下位桁部分を加算した結果を前記第2の数値の下位桁部分として出力するとともに、該加算における桁上げの有無を示す桁上げ信号を出力する下位側加算器と、
それぞれの前記第1の数値の上位桁部分と前記桁上げ信号とを加算した結果を前記第2のグレイコードの上位桁部分として出力する上位側加算器と、
を有し、
前記パリティ演算手段は、それぞれの前記第1の数値の下位桁部分に対するパリティの排他的論理和を下位桁に対応する第2のパリティ値として出力し、それぞれの前記第1のグレイコードの上位桁部分に対するパリティ値と前記桁上げ信号との排他的論理和を上位桁に対応する第2のパリティ値として出力し、
前記パリティチェック手段は、前記パリティ演算手段により出力された前記下位桁に対応する第2のパリティ値を使用して、前記第2の数値の下位桁部分に対するパリティチェックを行うとともに、前記上位桁に対応する第2のパリティ値を使用して、前記第2の数値の上位桁部分に対するパリティチェックを行う、請求項7に記載のエラー検出機能付き演算回路。 - 前記数値演算手段は、
それぞれの前記第1の数値の下位桁部分のうち、いずれか1つから、それ以外を減算した結果を前記第2の数値の下位桁部分として出力するとともに、該減算における桁下げの有無を示す桁下げ信号を出力する下位側減算器と、
それぞれの前記第1の数値の上位桁部分のうち、いずれか1つから、それ以外及び前記桁下げ信号を減算した結果を前記第2のグレイコードの上位桁部分として出力する上位側減算器と、
を有し、
前記パリティ演算手段は、
それぞれの前記第1の数値の下位桁部分に対するパリティ値と、それぞれの該第1の数値の上位桁部分に対するパリティ値と、前記桁下げ信号との排他的論理和を前記第2のパリティ値として出力する、請求項8に記載のエラー検出機能付き演算回路。 - 前記数値演算手段は、
それぞれの前記第1の数値の下位桁部分のうち、いずれか1つから、それ以外を減算した結果を前記第2の数値の下位桁部分として出力するとともに、該減算における桁下げの有無を示す桁下げ信号を出力する下位側減算器と、
それぞれの前記第1の数値の上位桁部分のうち、いずれか1つから、それ以外及び前記桁下げ信号を減算した結果を前記第2の数値の上位桁部分として出力する上位側減算器と、
を有し、
前記パリティ演算手段は、それぞれの前記第1の数値の下位桁部分に対するパリティの排他的論理和を下位桁に対応する第2のパリティ値として出力し、それぞれの前記第1のグレイコードの上位桁部分に対するパリティ値と前記桁下げ信号との排他的論理和を上位桁に対応する第2のパリティ値として出力し、
前記パリティチェック手段は、前記パリティ演算手段により出力された前記下位桁に対応する第2のパリティ値を使用して、前記第2の数値の下位桁部分に対するパリティチェックを行うとともに、前記上位桁に対応する第2のパリティ値を使用して、前記第2の数値の上位桁部分に対するパリティチェックを行う、請求項8に記載のエラー検出機能付き演算回路。 - レジスタがグレイコード形式の第1の数値を保持し、
数値演算手段が、前記レジスタに保持された前記第1の数値から、該第1の数値に対する所定の数値演算の結果である第2の数値をグレイコード形式で求めて出力し、
パリティ演算手段が、前記レジスタに保持された前記第1の数値に対するパリティ値である第1のパリティ値を使用して、前記数値演算に対応する所定の論理演算を行うことにより、前記第2の値に対するパリティ値である第2のパリティ値を生成し、
パリティチェック手段が、前記パリティ演算手段により生成された前記第2のパリティ値を使用して、前記数値演算手段により出力された前記第2の数値に対するパリティチェックを行う、演算回路のエラー検出方法。
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Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH04288629A (ja) * | 1991-03-01 | 1992-10-13 | Mitsubishi Electric Corp | パリティ付きデータ演算回路 |
JPH0628203A (ja) * | 1992-07-10 | 1994-02-04 | Fujitsu Ltd | 乗算回路検査方式 |
JP2006019889A (ja) * | 2004-06-30 | 2006-01-19 | Toshiba Corp | 低密度パリティチェック符号復号器及び方法 |
-
2009
- 2009-03-05 JP JP2009052116A patent/JP5316096B2/ja not_active Expired - Fee Related
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Title |
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CSNG200401313001; 米本 明弘 Akihiro YONEMOTO: 'グレイコードによる上位ビットからの任意精度演算 On-line Arbitrary Precision Arithmetic Using Gray Cod' 電子情報通信学会技術研究報告 IEICE Technical Report Vol.102 No.611, 20030122, 19〜24頁, 社団法人電子情報通信学会 The Institute of Electron * |
JPN6013027699; 米本 明弘 Akihiro YONEMOTO: 'グレイコードによる上位ビットからの任意精度演算 On-line Arbitrary Precision Arithmetic Using Gray Cod' 電子情報通信学会技術研究報告 IEICE Technical Report Vol.102 No.611, 20030122, 19〜24頁, 社団法人電子情報通信学会 The Institute of Electron * |
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