JPH04287345A - 半導体装置及びその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は半導体装置及びその製造
方法に係り、特に高集積化に優れた微細な素子分離の製
造方法に関する。

【０００２】

【従来の技術】従来の半導体装置における素子分離方法
としては、ＬＯＣＯＳ（ＬＯＣａｌ−　　　　　　　Ｏ
ｘｉｄａｔｉｏｎ−ｏｆ−Ｓｉｌｉｃｉｎ）法に代表さ
れる選択酸化法や、トレンチ法がある。例えば、後者の
トレンチ法の一例として、米国特許第４，５０３，４５
１　号が挙げられる。これは、素子分離領域の溝内を選
択エピタキシャル成長により充填し、その上面を選択酸
化によって塞ぐものである。

【０００３】

【発明が解決しようとする課題】上記の従来技術におい
ては、素子分離領域上の酸化膜（フィールド酸化膜）を
薄くする必要がある。これは、まず選択酸化によってフ
ィールド酸化膜を形成する際に、酸化膜が横方向へも延
びて素子領域が減少するためである。さらに、フィール
ド酸化膜を厚くした場合、ゲート電極とフィールド酸化
膜が重なった領域で電位分布が酸化膜深くまで延びるた
め、素子領域端における電位が上昇し、不必要な電流が
流れるという問題が生じる。しかし逆にフィールド酸化
膜を薄くした場合、ソース・ドレイン拡散層へのコンタ
クト孔の開口の際にフィールド酸化膜が削れ、実効的な
素子分離長が短くなるという問題が生じる。従ってフィ
ールド酸化膜とコンタクト孔との間にはある程度の余裕
が必要であり、素子領域の増加を招いてしまう。

【０００４】

【課題を解決するための手段】上記問題を解決するため
に、本発明においては、素子分離領域上へ自己整合的に
薄い酸化膜を介して窒化膜をもうける形とし、コンタク
ト孔の開口の際にフィールド絶縁膜が削れるのを防ぐ。 これを可能とするために、素子分離領域上には、予め窒
化膜を形成し、素子領域は選択エピタキシャル成長膜を
する。また素子分離領域端で、この選択エピタキシャル
成長膜の表面が素子分離領域上の窒化膜表面より高くな
ると、ゲート電極が落ち込む形となるため、フィールド
絶縁膜が薄くても電界集中によって前記のような不要電
流が生じる。従って選択エピタキシャル成長膜表面は、
素子分離領域の窒化膜表面よりも下にある必要がある。

【０００５】

【作用】素子分離領域上に窒化膜を設けることにより、
コンタクト孔の開口時の削れを防ぐことができるため、
フィールド絶縁膜を薄くできる。これにより、前記の素
子領域端部における不要電流を防止できる。

【０００６】

【実施例】本発明の第１の実施例の断面図を、図１に示
す。

【０００７】ここで、ＭＯＳトランジスタを構成するゲ
ート電極８及びソース，ドレイン拡散層となるｎ形拡散
層９は、厚さが３００ｎｍ程度で不純物濃度が１０１７
／ｃｍ３　程度の選択エピタキシャル成長膜５上に形成
されている。また素子分離領域においては、その内部に
反転層が形成されるのを防ぐために半導体基板１と同じ
導電型の高濃度領域２が形成され、その上面には、厚さ
１０ｎｍ程度の薄い酸化膜を介して厚さ５０ｎｍ程度の
窒化膜４がある。さらに素子分離領域の周りには、その
周囲を取り囲むように厚さ１０ｎｍ程度の薄い酸化膜３
がある。また、素子領域及び素子分離領域の下には、基
板１と同じ導電型の高濃度層が存在しチャネルストッパ
６を構成している。ここで、素子分離領域の高濃度層３
およびチャネルストッパ層６の濃度は、２×１０１７／
ｃｍ３　程度である。なおチャネルストッパ層６の深さ
方向に於ける最も濃度の高い位置は、選択エピタキシャ
ル成長面よりも上にある。また、選択エピタキシャル成
長膜５の表面は、素子分離領域端部において、ゲート電
極９を形成した時点で素子分離領域の窒化膜４の表面よ
りも下にある。

【０００８】次に図２から図７を用いて、本発明の第１
の実施例の製造工程を詳細に説明する。

【０００９】まず図２に示すように、例えば基板抵抗が
１０Ω／ｃｍ程度のｐ形半導体基板１上に、厚さ２０ｎ
ｍ程度の酸化膜１２を形成した後、全面にホウ素（Ｂ）
を例えば加速エネルギ２５ｋｅＶ，打ち込み量１×１０
１３／ｃｍ２の条件でイオン注入し、表面に反転防止層
２を形成する。

【００１０】つぎに図３に示すように、厚さ５０ｎｍ程
度の窒化膜４と酸化膜１３を低圧化学気相成長法により
堆積した後、既存のリソグラフィ技術と異方性のドライ
エッチングによりこれらの膜をパターニングし、素子分
離領域に残存させる。次にこれらをマスクとして異方性
のドライエッチングにより半導体基板１をエッチングし
て、深さ２００ｎｍ程度の溝を形成する。その後このド
ライエッチングのダメージ除去を目的として、ウェット
エッチングにより約３０ｎｍ程度基板を削る。この後図
４に示すように、一旦酸化膜１３を除去した後、熱酸化
により厚さ約２０ｎｍ程度の熱酸化膜を溝内に形成し、
ついで異方性のドライエッチングによりこの酸化膜をエ
ッチングすることにより、溝の側壁のみに酸化膜３を残
存させ、溝の底面より基板１を露出させる。

【００１１】つぎにこの露出した基板１表面を成長面と
して、図５に示すように、厚さ３００ｎｍ程度の選択エ
ピタキシャル成長膜５を形成する。この時点で、選択エ
ピタキシャル成長膜５の不純物濃度は極めて低いため、
図６に示すように、表面に厚さ２０ｎｍ程度の熱酸化膜
１４を形成したのち、全面にＢを数種の加速エネルギ及
び注入量でイオン打ち込みすることによりエピタキシャ
ル層５の濃度を調整するとともに、不純物濃度が２×１
０１７／ｃｍ３　程度のチャネルストッパ層６を形成す
る。

【００１２】その後図７に示すように、公知のＭＯＳト
ランジスタの製造方法に従って、ゲート酸化膜７，ゲー
ト電極８およびソース・ドレインとなるｎ形拡散層９を
形成する。ついで、リンガラス等で層間絶縁膜１０を形
成し、接続孔を開口しアルミ等で配線電極１１を形成す
る。

【００１３】本発明によれば、まず反転防止層２を高濃
度としても、その周囲は酸化膜３で覆われているため、
隣接するＭＯＳトランジスタに影響を与えることはない
。さらにこの領域は基板１と同電位に固定されているた
め、接するＭＯＳトランジスタに影響を与えることはな
い。また溝型素子分離であるため、素子分離領域上の絶
縁膜４を薄くすることができ、素子分離領域に於ける深
さ方向への電位分布を抑制することができ、素子領域端
での電位の上昇を防止し、不要電流を防ぐことができる
。また素子分離領域上には窒化膜４があるため、図７に
示すように配線電極１１のための接続孔が素子分離領域
上へずれたとしても、これを削り、配線電極１１が反転
防止層２と接することはない。

【００１４】次に図８を用いて、本発明第２の実施例に
ついて説明する。

【００１５】図８は、本発明を積層型の蓄積容量部をも
つダイナミックランダムアクセスメモリのメモリセルへ
適用した場合の断面図である。ここで蓄積容量部の下部
電極１５は、接続孔を介して転送ＭＯＳトランジスタの
ソース拡散層９部に接続され、その上には蓄積容量の上
部電極が存在する。本発明においては、この接続孔が素
子分離領域上に掛かった場合でも窒化膜４があるために
フィールド絶縁膜が削れない。これによって反転防止層
２とソース拡散層９が下部電極１５を介して接続される
ことがなく、実効的な素子分離長が短くなる心配が無い
。これは、データ線１１の接続孔についても同様である
。そのため本発明によれば、予め素子分離領域あるいは
接続孔との余裕を大きくしておく必要が無く、メモリセ
ル面積を小さくすることが可能である。

【００１６】以上本発明の幾つかの実施例について詳細
に述べてきたが、何れの場合においても、選択成長時に
生じるファセットを防ぐために、半導体基板１の結晶表
面は、選択エピタキシャル成長層５の成長方向に対して
垂直となるように設定する。

【００１７】

【発明の効果】本発明によれば、フィールド絶縁膜の上
面に窒化膜を設けることにより接続孔開口の際のフィー
ルド絶縁膜の削れを抑制することができ、実効的な素子
分離長を損なうことが無いため、微細な素子分離が可能
となる。さらにフィールド絶縁膜を薄くすることにより
、素子分離領域における電位分布が浅いところに留まり
、素子領域端における電位の上昇を抑制できリーク電流
を防止することができる。

【図面の簡単な説明】

【図１】本発明の第１の実施例を示す断面図。

【図２】本発明の第１の実施例の形成工程断面図。

【図３】本発明の第１の実施例の形成工程断面図。

【図４】本発明の第１の実施例の形成工程断面図。

【図５】本発明の第１の実施例の形成工程断面図。

【図６】本発明の第１の実施例の形成工程断面図。

【図７】本発明の第１の実施例の形成工程断面図。

【図８】本発明の第２の実施例を示す断面図。

【符号の説明】

１…ｐ型半導体基板、２…反転防止層、３…酸化膜、４
…窒化膜、５…選択エピタキシャル成長膜、６…チャネ
ルストッパ、７…ゲート酸化膜、８…ゲート電極、９…
ｎ型拡散層、１０…層間絶縁膜、１１…Ａｌ配線電極、
１２…熱酸化膜、１３…熱酸化膜、１４…蓄積容量の下
部電極、１５…蓄積容量の上部電極。

Claims (3)

【特許請求の範囲】
1. 【請求項１】第１導電型の半導体基板上に形成された半
   導体装置の素子分離において、該素子分離領域の上面は
   薄い酸化膜を介して窒化膜が設けられた２層膜から成り
   、素子分離領域の周辺には薄い絶縁膜が埋め込まれてい
   ることを特徴とした半導体装置。
2. 【請求項２】第１導電型の半導体基板表面に、同じ導電
   型となる不純物を高濃度に注入する工程と、前記半導体
   基板上に酸化膜ならびに窒化膜を堆積する工程と、該二
   層膜を素子分離領域上に残存させる工程と、該二層膜で
   被われていない領域の前記半導体基板を削り溝を形成す
   る工程と、該溝の側壁に薄い絶縁膜を残存させ底面より
   前記半導体基板を露出させる工程と、前記溝の底面を成
   長面として選択エピタキシャル成長を行ない溝内を充填
   する工程とを具備し、該選択エピタキシャル成長層を素
   子領域としたことを特徴とした請求項１記載の半導体装
   置の製造方法。
3. 【請求項３】ＭＯＳ型トランジスタのゲート電極材料堆
   積時において、素子分離領域端での選択エピタキシャル
   表面は、素子分離領域の窒化膜表面より上に来ないこと
   を特徴とした、請求項２記載の半導体装置の製造方法。