JPH0428222A - Formation of semiconductor resistance layer - Google Patents
Formation of semiconductor resistance layerInfo
- Publication number
- JPH0428222A JPH0428222A JP13354690A JP13354690A JPH0428222A JP H0428222 A JPH0428222 A JP H0428222A JP 13354690 A JP13354690 A JP 13354690A JP 13354690 A JP13354690 A JP 13354690A JP H0428222 A JPH0428222 A JP H0428222A
- Authority
- JP
- Japan
- Prior art keywords
- resistance value
- layer
- resistance
- mask pattern
- resistance layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 31
- 230000015572 biosynthetic process Effects 0.000 title abstract description 4
- 238000000034 method Methods 0.000 claims abstract description 34
- 238000000137 annealing Methods 0.000 claims abstract description 28
- 238000005468 ion implantation Methods 0.000 claims abstract description 19
- 239000000758 substrate Substances 0.000 claims abstract description 18
- 239000000463 material Substances 0.000 claims abstract description 15
- 150000002500 ions Chemical class 0.000 claims abstract description 7
- 239000012535 impurity Substances 0.000 claims description 13
- 230000007547 defect Effects 0.000 abstract description 8
- 238000013461 design Methods 0.000 abstract description 4
- 238000010438 heat treatment Methods 0.000 abstract description 2
- 238000004519 manufacturing process Methods 0.000 abstract description 2
- 230000002708 enhancing effect Effects 0.000 abstract 1
- 239000004642 Polyimide Substances 0.000 description 7
- 229920001721 polyimide Polymers 0.000 description 7
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 4
- 238000007796 conventional method Methods 0.000 description 4
- 230000005669 field effect Effects 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 238000005259 measurement Methods 0.000 description 2
- 229910052751 metal Inorganic materials 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 description 1
- GPXJNWSHGFTCBW-UHFFFAOYSA-N Indium phosphide Chemical compound [In]#P GPXJNWSHGFTCBW-UHFFFAOYSA-N 0.000 description 1
- 229910007261 Si2N3 Inorganic materials 0.000 description 1
- 230000004913 activation Effects 0.000 description 1
- 230000002411 adverse Effects 0.000 description 1
- 238000004380 ashing Methods 0.000 description 1
- 230000000903 blocking effect Effects 0.000 description 1
- 238000007664 blowing Methods 0.000 description 1
- 229910052799 carbon Inorganic materials 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 239000000470 constituent Substances 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000012447 hatching Effects 0.000 description 1
- 229910010272 inorganic material Inorganic materials 0.000 description 1
- 239000011147 inorganic material Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 239000011368 organic material Substances 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 230000010287 polarization Effects 0.000 description 1
- 230000007261 regionalization Effects 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
Landscapes
- Semiconductor Integrated Circuits (AREA)
Abstract
Description
【発明の詳細な説明】
（産業上の利用分野）
この発明は、半導体抵抗層の形成方法、特に不純物のイ
オン注入とアニールとを繰り返しながら抵抗値の調整を
行って所定の抵抗値に仕上げる半導体抵抗層の形成方法
に関する。Detailed Description of the Invention (Field of Industrial Application) This invention relates to a method for forming a semiconductor resistance layer, and in particular, to a semiconductor resistor layer in which the resistance value is adjusted by repeating impurity ion implantation and annealing to obtain a predetermined resistance value. The present invention relates to a method for forming a resistive layer.
（従来の技術）
従来、この種の半導体抵抗層の形成方法については、例
えば、特開昭６２−１１９９７５号および特開平１−３
０８０６３号公報に開示された技術がある。これら文献
に開示されている技術は、半導体基板に予め不純物のイ
オン注入と活性化アニールとを行って予備的な抵抗層を
形成し、その後、有機レジスト材料からなるマスクパタ
ーンを用いてこの予備抵抗層に対し不純物のイオン注入
を行って予備抵抗層に格子欠陥を発生させることにより
これを一旦高抵抗値とし、その後、４００℃程度の温度
でアニールを行いこの格子欠陥の安定化を図って抵抗値
を設計通りの抵抗値近づけていた。(Prior Art) Conventionally, methods for forming this type of semiconductor resistance layer are disclosed in, for example, Japanese Patent Application Laid-open Nos. 62-119975 and 1-3.
There is a technique disclosed in Publication No. 08063. The techniques disclosed in these documents form a preliminary resistance layer by performing impurity ion implantation and activation annealing into a semiconductor substrate in advance, and then use a mask pattern made of an organic resist material to form a preliminary resistance layer. By implanting impurity ions into the pre-resistance layer to generate lattice defects, it is temporarily made to have a high resistance value, and then annealed at a temperature of about 400°C to stabilize the lattice defects and increase the resistance. The resistance value was close to the designed resistance value.
この種の技術では、予備抵抗層に対する一回のイオン注
入とアニールの繰り返しサイクルでは、予備抵抗層を目
的とする抵抗値を有する本来の抵抗層にすることは困難
であるので、通常は、このサイクル毎に抵抗値を確認し
ながら数回このサイクルを繰り返し行って、設計通りの
抵抗値へ近づけ、最終的に設計通りの抵抗値を有する抵
抗層を得ていた。In this type of technology, it is difficult to transform the pre-resistance layer into an original resistance layer with the desired resistance value by repeating a single cycle of ion implantation and annealing for the pre-resistance layer. This cycle was repeated several times while checking the resistance value for each cycle to bring the resistance value closer to the designed resistance value, and finally obtain a resistive layer having the designed resistance value.
（発明が解決しようとする課題）
しかしながら、このいずれの従来提案されている技術も
、予備抵抗層の抵抗値調整のための不純物イオン注入に
用いるマスクパターンのレジスト材料は４００℃程度の
アニール温度に対し耐熱性を有していないので、繰り返
し行うイオン注入およびアニールのサイクル回数たけ、
アニール工程前にレジストパターンを完全に除去し、し
かも、イオン注入工程前に再度別個にマスクパターンを
形成するという、レジストパターンの形成と除去の工程
を繰り返し行っていた。(Problem to be Solved by the Invention) However, in all of these conventionally proposed techniques, the resist material of the mask pattern used for implanting impurity ions to adjust the resistance value of the preliminary resistance layer is heated to an annealing temperature of about 400°C. However, since it does not have heat resistance, the number of cycles of ion implantation and annealing is repeated.
The process of forming and removing the resist pattern is repeated, in which the resist pattern is completely removed before the annealing process, and a separate mask pattern is formed again before the ion implantation process.
また、このようなレジストパターンの繰り返し形成は、
前回形成したレジストパターンに対するパターンズレを
生じ、その結果、抵抗値調整工程の再現性が悪く、抵抗
層以外の半導体基板領域に悪影響をおよぼす忌れがある
という問題があった。In addition, the repeated formation of such a resist pattern is
There is a problem in that pattern deviation occurs with respect to the previously formed resist pattern, and as a result, the reproducibility of the resistance value adjustment step is poor, and there is a risk of adversely affecting regions of the semiconductor substrate other than the resistive layer.
この発明の目的は、上述した従来の抵抗値調整工程にお
けるマスクパターンの形成と除去の工程数の増加および
抵抗値調整工程の再現性の悪さという問題点を除去して
、設計通りの抵抗値を有する半導体抵抗層を形成する方
法を提供することにある。An object of the present invention is to eliminate the problems of the increase in the number of mask pattern formation and removal steps in the conventional resistance value adjustment process and the poor reproducibility of the resistance value adjustment process, and to achieve a designed resistance value. An object of the present invention is to provide a method for forming a semiconductor resistance layer having a semiconductor resistance layer.
（課題を解決するための手段）
この目的の達成を図るため、この発明によれば、
半導体基板に予備抵抗層を形成した後、この予備抵抗層
の抵抗値の調整を行うため、マスクパターンを形成して
この予備抵抗層に対し不純物のイオン注入と、イオン注
入済みの予備抵抗層に対する４００℃程度の温度でのア
ニールとを行って所定の抵抗値を有する半導体抵抗層を
形成するに当り、
マスクパターンを４００℃程度のアニール温度に耐える
物質で形成し、
旦形成したマスクパターンを用いて不純物のイオン注入
とアニールとを繰り返し行うことを特徴とする。(Means for Solving the Problems) In order to achieve this object, according to the present invention, after forming a preliminary resistance layer on a semiconductor substrate, a mask pattern is formed in order to adjust the resistance value of this preliminary resistance layer. In forming a semiconductor resistance layer having a predetermined resistance value by implanting impurity ions into this preliminary resistance layer and annealing the ion-implanted preliminary resistance layer at a temperature of about 400°C, The method is characterized in that a mask pattern is formed of a material that can withstand an annealing temperature of about 400° C., and impurity ion implantation and annealing are repeatedly performed using the once formed mask pattern.
このマスクパターンの材料物質として、好ましくは、ポ
リイミドのような有機物質、５ｊ２Ｎ３、ＳｉＣ２、Ｓ
ＯＧ等の無機物質を用いるのが良い。これらは、いずれ
も４００℃程度のアニール温度に耐熱性を有しており、
イオン阻止能が高く、バターニングが可能で、しかも、
除去も可能であるという特性を有しているからである。The material of this mask pattern is preferably an organic material such as polyimide, 5j2N3, SiC2, S
It is preferable to use an inorganic substance such as OG. All of these have heat resistance to an annealing temperature of about 400°C,
It has high ion blocking ability, can be buttered, and
This is because it has the characteristic that it can also be removed.
（作用）
この構成によれば、抵抗値調整工程におけるイオン注入
およびアニールのサイクルは従来と同様に複数回行うか
、その際に用いるマスクパターンは４００℃程度のアニ
ール温度に対し耐熱性を有する材料で形成しであるので
、−回このマスクパターンを形成した後は、このマスク
パターンを用いて予備抵抗層の抵抗値が設計通りの抵抗
値となるまで何回もイオン注入とアニールを繰り返すだ
けて良い。(Function) According to this configuration, the cycle of ion implantation and annealing in the resistance value adjustment step is performed multiple times as in the conventional method, or the mask pattern used at that time is made of a material that is heat resistant to an annealing temperature of about 400°C. After forming this mask pattern - times, ion implantation and annealing are repeated several times using this mask pattern until the resistance value of the preliminary resistance layer reaches the designed resistance value. good.
このように、この発明の構成によれば、抵抗値調整のた
めのマスクパターンの作成と除去の繰り返し工程は必要
でなくなると共に、マスクパターンズしも無いため抵抗
値調整工程の再現性が良い。As described above, according to the configuration of the present invention, it is not necessary to repeat the process of creating and removing a mask pattern for resistance value adjustment, and since there is no mask pattern, the reproducibility of the resistance value adjustment process is good.
（実施例）
以下、図面を参照して、この発明の実施例につき説明す
る。(Embodiments) Hereinafter, embodiments of the present invention will be described with reference to the drawings.
尚、図は、この発明が理解出来る程度に各構成成分の形
状、大きさおよび配置関係を概略的に示しであるにすぎ
ず、また、断面を表わすハツチング等を一部分省略して
示しである。It should be noted that the figures merely schematically illustrate the shapes, sizes, and arrangement relationships of the constituent components to the extent that the present invention can be understood, and hatchings and the like representing cross sections are partially omitted.
また、以下の実施例では、半導体抵抗層としでＧａＡｓ
電界効果トランジスタ（ＦＥＴ）のチャネル層を例に挙
げて説明する。In addition, in the following examples, the semiconductor resistance layer is made of GaAs.
This will be explained by taking a channel layer of a field effect transistor (FET) as an example.
第１図は、この発明の半導体抵抗層の形成方法の説明に
供する工程図で、各図は、主要製造工程段階で得られた
構造体を断面図で示しである。FIG. 1 is a process diagram for explaining the method of forming a semiconductor resistance layer according to the present invention, and each figure shows a cross-sectional view of a structure obtained at the main manufacturing process steps.
先ず、半導体基板１０として半絶縁性ＧａＡｓ基板を用
い、この基板１０のアクティブ領域に、通常の方法で、
予備的な抵抗値を有する予備抵抗層１２としての予備チ
ャネル層を形成する。次に、通常の方法を用いて、この
基板１０の予備チャネル層１２の上側の部分的領域にゲ
ート電極］４を形成した後、このゲート電極１４に対し
てセルファラインされたソースおよびトレイン早頁ｔｌ
のための電極領域１６ａおよび１６ｂを互いに離間しか
つ予備チャネル層１２で連絡した状態に形成する。そし
て、通常の方法により、これら電極領域１６ａ、１６ｂ
および予備チャネル層１２とそれぞれオーミックコンタ
クトを形成した、ソスおよびトレインのための金属電極
１８ａおよび１８ｂｕ形成する。このようにして半導体
基板に予備抵抗層が形成されてなる構造体の様子を第１
図（Ａ）に示す。First, a semi-insulating GaAs substrate is used as the semiconductor substrate 10, and the active region of this substrate 10 is coated with a conventional method.
A preliminary channel layer is formed as a preliminary resistance layer 12 having a preliminary resistance value. Next, a gate electrode] 4 is formed in a partial region above the preliminary channel layer 12 of this substrate 10 using a conventional method, and then a source and a train are self-aligned with respect to this gate electrode 14. tl
Electrode regions 16a and 16b are formed spaced apart from each other and connected by a preliminary channel layer 12. These electrode regions 16a, 16b are then
Then, metal electrodes 18a and 18bu for sos and train, respectively forming ohmic contact with the preliminary channel layer 12, are formed. The state of the structure in which the preliminary resistance layer is formed on the semiconductor substrate in this way is shown in the first part.
Shown in Figure (A).
次に、この予備抵抗層の抵抗値を設計値通りの値へと調
整するための抵抗値調整工程を行う。Next, a resistance value adjustment step is performed to adjust the resistance value of this preliminary resistance layer to a value as designed.
そのため、先ず、抵抗値調整のためのイオン注入用のマ
スクパターン２０を形成する（第１図（Ｂ））。このマ
スクパターン２０を４ｏｏ℃程度のアニール温度に耐え
る物質で形成する。この実施例では、感光性ポリイミド
を用いる。このポリイミドを第１図（Ａ）に示した構造
体の上側全面に適当な膜厚に塗布し、通常のホトリソ工
程によりバターニングする。このバターニングによるイ
オン注入のための窓開けは、ゲート電極１４と、ソース
およびトレイン電極１８ａおよび１８ｂとの間で、基板
１ｏに形成した予備チャネル層１２が露出するように行
う。続いて、４００℃程度の温度でポリイミドのパター
ンをヘークしてこれを熱硬化させてイオン注入のための
マスクパターン２０にする。Therefore, first, a mask pattern 20 for ion implantation for adjusting the resistance value is formed (FIG. 1(B)). This mask pattern 20 is formed of a material that can withstand an annealing temperature of about 40°C. In this example, photosensitive polyimide is used. This polyimide is applied to an appropriate thickness over the entire upper surface of the structure shown in FIG. 1(A), and patterned by a normal photolithography process. This window opening for ion implantation by patterning is performed so that the preliminary channel layer 12 formed on the substrate 1o is exposed between the gate electrode 14 and the source and train electrodes 18a and 18b. Subsequently, the polyimide pattern is baked at a temperature of about 400° C. and then thermally hardened to form a mask pattern 20 for ion implantation.
次に、この抵抗値調整工程１こおいで、予備抵抗層であ
る予備チャネル層１２に格子欠陥を発生させてその抵抗
値を一時的に高めるために、このポリイミドのマスクパ
ターン２０を用いて、例えば、ポロンの不純物のイオン
注入を行う（第１図（Ｃ））。この場合の不純物として
、予備抵抗層である予備チャネル層１２に結晶欠陥を発
生させてその抵抗値を一時的に高めるという目的に適っ
た、従来公知のシリコンや炭素或いはその他の不純物を
用いても良い。また、イオン打ち込みエネルギーも使用
する不純物およびその他の設計事項に応して適当に設定
すれば良い。Next, in this resistance value adjustment step 1, in order to generate lattice defects in the preliminary channel layer 12 which is a preliminary resistance layer and temporarily increase its resistance value, using this polyimide mask pattern 20, for example, , ions of poron impurity are implanted (FIG. 1(C)). In this case, as the impurity, conventionally known silicon, carbon, or other impurities may be used for the purpose of generating crystal defects in the preliminary channel layer 12, which is the preliminary resistance layer, and temporarily increasing its resistance value. good. Further, the ion implantation energy may be appropriately set depending on the impurities used and other design matters.
次に、この抵抗値調整工程において、このポリイミドの
マスクパターン２０を残存させたまま、格子欠陥の安定
化を部分的に図って予備チャネル層］２の抵抗値を下げ
て設計値に近づけるため、この予備チャネル層１２に対
するアニールを行う（第１図（Ｄ））。このアニールは
、既に説明したように、イオン注入済みの構造体を、従
来既知の適当なアニール炉に入れて、４００℃程度の温
度で適当な時間たけ行う。このマスクパターン２０は、
既に説明した通り、４００°Ｃ前後のアル温度に耐える
材料で形成しであるので、アニール中に、マスクパター
ンにブレが生したりする恐れが無い。このアニールによ
って抵抗値の調整後の予備チャネル層１２の抵抗値を、
通常のブロービングによる手法で直接測定し、目的とす
る抵抗値に達していない場合には、設計値に近づけるた
め、次のイオン注入量と、また所要に応じて、アニール
時間とをおおよそ決める。Next, in this resistance value adjustment step, while the polyimide mask pattern 20 remains, lattice defects are partially stabilized to lower the resistance value of the preliminary channel layer 2 to bring it closer to the design value. This preliminary channel layer 12 is annealed (FIG. 1(D)). As described above, this annealing is performed by placing the ion-implanted structure in a conventionally known suitable annealing furnace at a temperature of about 400° C. for a suitable period of time. This mask pattern 20 is
As already explained, since it is made of a material that can withstand an Al temperature of around 400°C, there is no risk of blurring of the mask pattern during annealing. Through this annealing, the resistance value of the preliminary channel layer 12 after adjusting the resistance value is
If the target resistance value is not reached by direct measurement using a normal blowing method, the next ion implantation amount and, if necessary, the annealing time are roughly determined in order to bring it closer to the designed value.
続いて、この抵抗値調整のための二回目のサイクルを開
始する。しかし、この発明では、先に形成したマスクパ
ターン２０は熱処理に起因した変形を生じでいないので
、これを除去せず（こ、そのまま使用して、このマスク
パターン２０を用いて次の抵抗値調整サイクルを行う。Subsequently, a second cycle for adjusting the resistance value is started. However, in this invention, since the previously formed mask pattern 20 has not been deformed due to heat treatment, it is not removed (this mask pattern 20 is used as is, and the next resistance value adjustment is performed using this mask pattern 20). Do the cycle.
従って、このサイクルのためのマスクパターンの位薗合
わせを行うことか無く、前回のサイクルの時と同一の領
域にイオン注入を行うことが出来る。この抵抗値調整サ
イクルは、予備チャネル層１２の抵抗値が実質的に設計
値となるまで、−旦形成したマスクパターン２０を用い
て何回も不純物のイオン注入、アニールおよび抵抗値測
定を繰り返しで行い、予備チャネル層１２の抵抗値を最
終的１こ実質的に設計通りの抵抗値にする。このように
して設計通りの抵抗値を有する、本来の半導体抵抗層す
なわちチャネル層を得る。Therefore, ion implantation can be performed in the same region as in the previous cycle without adjusting the position of the mask pattern for this cycle. In this resistance value adjustment cycle, impurity ion implantation, annealing, and resistance value measurement are repeated many times using the previously formed mask pattern 20 until the resistance value of the preliminary channel layer 12 becomes substantially the designed value. The resistance value of the preliminary channel layer 12 is finally set to 1, which is substantially as designed. In this way, an original semiconductor resistance layer, ie, a channel layer, having a designed resistance value is obtained.
このように、本来の抵抗値を臭えたチャネル層である半
導体抵抗層２２を得た後、所要（こ応して、０２アツシ
ング等といった適当な従来既知の方法で、マスクパター
ン２０を除去して電界効果トランジスタを得る（第１図
（Ｅ））。或いは、このマスクパターン２０は絶縁層で
あるので、これ自体を半導体素子の構造の一部分としで
用いでも良い。After obtaining the semiconductor resistance layer 22, which is a channel layer that has lost its original resistance value, the mask pattern 20 is removed as required (correspondingly, by an appropriate conventionally known method such as 02 ashing). A field effect transistor is obtained (FIG. 1(E)). Alternatively, since this mask pattern 20 is an insulating layer, it may be used as a part of the structure of a semiconductor element.
この発明は上述した実施例にのみ限定されるものではな
く、多くの変形成いは変更を成し得る。The invention is not limited only to the embodiments described above, but can be subjected to many variations and modifications.
例えば、上述した実施例では、電界効果トランジスタの
チャネル層を半導体抵抗層とした例につき説明したが、
これ以外に、例えば、半導体基板或いはその基板上に設
けた適当な半導体層中に、能動およびまたは受動素子間
、或いはこれらの素子と電源との間等といった箇所に電
流、電圧または電力を調節するための抵抗層として形成
することが出来る。For example, in the embodiments described above, an example was explained in which the channel layer of the field effect transistor was a semiconductor resistance layer.
In addition, currents, voltages or power may be adjusted between active and/or passive devices, or between these devices and a power supply, for example in a semiconductor substrate or a suitable semiconductor layer provided on the substrate. It can be formed as a resistive layer for
また、上述した実施例では、半導体基板として半絶縁性
ＧａＡｓ基板を用いたか、これに限定されるものではな
く、シリコン（Ｓｉ）、インジウム・リン（ＩｎＰ）お
よびその他の適当な材料を用いることが出来る。In addition, in the embodiments described above, a semi-insulating GaAs substrate was used as the semiconductor substrate, but the semiconductor substrate is not limited thereto, and silicon (Si), indium phosphide (InP), and other suitable materials may be used. I can do it.
さらに、上述の実施例では、４００ ’Ｃ程度の温度に
耐熱性を有するマスクパターン材料として、ポリイミド
を用いたが、これに限定されるものではなく、例えば、
その他の有機レジスト材料、或いは、Ｓｉ２Ｎ３膜、Ｓ
ｉＯ２膜、ＳＯＧ膜、その他の適当な無機材料を用いる
ことも出来る。Further, in the above embodiment, polyimide was used as the mask pattern material having heat resistance to a temperature of about 400'C, but the material is not limited to this, and for example,
Other organic resist materials or Si2N3 film, S
iO2 films, SOG films, and other suitable inorganic materials can also be used.
また、上述した実施例では、特に言及しなかった条件等
については、設計に応じて適当に設定すれば良い。Furthermore, in the embodiments described above, conditions not specifically mentioned may be appropriately set according to the design.
（発明の効果）
上述した説明から明らかなよう（こ、この発明の半導体
抵抗層の形成方法によれば、抵抗層の抵抗値調整工程に
おいて使用するイオン注入用マスクパターンを、４００
℃前後のアニール温度（こ耐える材料で形成し、−旦形
成したこのマスクパタンをその後の抵抗値調整の繰り返
しサイクルで何回も共通に使用する構成となっている。(Effects of the Invention) As is clear from the above description, according to the method for forming a semiconductor resistance layer of the present invention, the ion implantation mask pattern used in the resistance value adjustment step of the resistance layer can be
The mask pattern is made of a material that can withstand an annealing temperature of about .degree.
従って、抵抗調整工程のサイクル毎のマスクパターンの
作成および除去の繰り返し作業を全く必要とせす、従っ
て、抵抗値調整のためのマスクパターンの作成は一度で
良く、抵抗値調整工程が従来よりも著しく簡略化する。Therefore, there is no need to repeat the creation and removal of a mask pattern for each cycle of the resistance adjustment process.Therefore, the mask pattern for resistance adjustment only needs to be created once, and the resistance adjustment process is much faster than before. Simplify.
そのため、マスクパターンに作り直しによるパターンズ
レの発生は考慮しなくても良いので、抵抗値調整工程の
再現性も従来よりも著しく改善される。Therefore, there is no need to take into account the occurrence of pattern deviation due to remaking of the mask pattern, and the reproducibility of the resistance value adjustment process is also significantly improved compared to the conventional method.
第１図（Ａ）〜（Ｅ）は、この発明の半導体抵抗層の形
成方法の一実施例の説明に供する工程図である。
］
０・・・半導体基板（例えば、半絶縁性ＧａＡｓ基板）
２・・・予備抵抗層（例えば、予備チャネル層）４・・
・ゲート電極
６ａ、１６ｂ・・・電極領域（例えば、ソースおよびト
レイン領域）
８ａ、１８ｂ・・・金属電極（例えば、ソースおよびト
レイン領域）
２０・・・マスクパターン
２２・・・半導体抵抗層（例えば、チャネル層）。
特
許
出
願
人
沖電気工業株式会社
アニール
手続補正書
平成２年８月１０日
１事件の表示 平成２手持許願第１３３５４６号２発
明の名称
半導体抵抗層の形成方法
３補正をする者
事件との関係 特許出願人
住所（〒−１０５）
東京都港区虎ノ門１丁目７番１２号
名称（０２９）沖電気工業株式会社
代表者 小村 偏光
４代理人〒１７０ ｆｆｉ （９８８）５５６３住
所 東京都豊島区東池袋１丁目２０番地５池袋ホワイト
ハウスビル９０５号
（１）、明細書、第２頁第１６行の「抵抗値近」１８：
ｌｒ′抵抗値に近」と訂正する。
（２）、同、第９頁第６行の「目的に適っ」を「目的に
適しＪと訂正する。
（３）２同、第９頁第１３行から第９頁第１４行の「格
子欠陥の・・・・・・・・・近づけるため、」を「格子
欠陥の安定化を部分的に図るため、Ｊと訂正する。
（４）、同、第１０頁第２行から第１０頁第３行の「ニ
ル中に、・・・・・・・・・恐れか無い。」を「ニール
中に、マスクパターンが変形したり、割れが入ったりす
る恐れが無い。」と訂正する。
（５）、同、第１２頁第１２行の「その他の有機」を「
その他の耐熱性有機」と訂正する。
（６）、同、第１３頁第１２行の「ターンに作り直し」
を「ターンの作り直しＪと訂正する。
以上FIGS. 1A to 1E are process diagrams for explaining one embodiment of the method for forming a semiconductor resistance layer of the present invention. ] 0... Semiconductor substrate (e.g., semi-insulating GaAs substrate) 2... Preliminary resistance layer (e.g., preliminary channel layer) 4...
- Gate electrodes 6a, 16b...electrode regions (e.g. source and train regions) 8a, 18b...metal electrodes (e.g. source and train regions) 20...mask pattern 22...semiconductor resistance layer (e.g. , channel layer). Patent applicant: Oki Electric Industry Co., Ltd. Annealing procedure amendment dated August 10, 1990 1. Indication of case 1990 Permanent Application No. 133546 2. Name of invention Method for forming semiconductor resistive layer 3. Person making the amendment Relationship to the case Patent Applicant address (〒-105) 1-7-12 Toranomon, Minato-ku, Tokyo Name (029) Oki Electric Industry Co., Ltd. Representative Komura Polarization 4 Agent 〒170 ffi (988) 5563 Address 1-chome Higashiikebukuro, Toshima-ku, Tokyo 20-5 Ikebukuro White House Building No. 905 (1), specification, page 2, line 16, "Resistance value near" 18:
It is corrected as "close to lr' resistance value." (2), same, page 9, line 6, “fit for purpose” is corrected to “fit for purpose J”. (3) 2, page 9, line 13 to page 9, line 14, “grid "To bring the defect closer to..." is corrected to "To partially stabilize the lattice defect, J." (4), page 10, line 2 to page 10. In the third line, "There is no fear that the mask pattern will be deformed or cracked during the anneal process." should be corrected to "There is no risk that the mask pattern will be deformed or cracked during the anneal process." (5), same, page 12, line 12, “other organic” was changed to “
"Other heat-resistant organics". (6), same, page 13, line 12, “Remake on turn”
is corrected as ``Turn remaking J.''
Claims (1)
抵抗層の抵抗値の調整を行うため、マスクパターンを形
成してこの予備抵抗層に対し不純物のイオン注入と、イ
オン注入済みの予備抵抗層に対する４００℃程度の温度
でのアニールとを行って所定の抵抗値を有する半導体抵
抗層を形成するに当り、 マスクパターンを４００℃程度のアニール温度に耐える
物質で形成し、 一旦形成したマスクパターンを用いて不純物のイオン注
入とアニールとを繰り返し行うことを特徴とする半導体
抵抗層の形成方法。(1) After forming a preliminary resistance layer on a semiconductor substrate, in order to adjust the resistance value of this preliminary resistance layer, a mask pattern is formed and impurity ions are implanted into this preliminary resistance layer. When annealing the resistance layer at a temperature of about 400°C to form a semiconductor resistance layer having a predetermined resistance value, a mask pattern is formed of a material that can withstand an annealing temperature of about 400°C, and the mask once formed is A method for forming a semiconductor resistance layer, characterized by repeatedly performing impurity ion implantation and annealing using a pattern.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13354690A JPH0428222A (en) | 1990-05-23 | 1990-05-23 | Formation of semiconductor resistance layer |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13354690A JPH0428222A (en) | 1990-05-23 | 1990-05-23 | Formation of semiconductor resistance layer |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0428222A true JPH0428222A (en) | 1992-01-30 |
Family
ID=15107342
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13354690A Pending JPH0428222A (en) | 1990-05-23 | 1990-05-23 | Formation of semiconductor resistance layer |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0428222A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPWO2004097914A1 (en) * | 2003-04-25 | 2006-07-13 | 住友電気工業株式会社 | Manufacturing method of semiconductor device |
| JP2021019004A (en) * | 2019-07-17 | 2021-02-15 | 住友電気工業株式会社 | Manufacturing method of semiconductor device |
-
1990
- 1990-05-23 JP JP13354690A patent/JPH0428222A/en active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPWO2004097914A1 (en) * | 2003-04-25 | 2006-07-13 | 住友電気工業株式会社 | Manufacturing method of semiconductor device |
| US7759211B2 (en) | 2003-04-25 | 2010-07-20 | Sumitomo Electric Industries, Ltd. | Method of fabricating semiconductor device |
| JP2021019004A (en) * | 2019-07-17 | 2021-02-15 | 住友電気工業株式会社 | Manufacturing method of semiconductor device |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH05109737A (en) | Manufacture of thin film transistor | |
| JPH04130619A (en) | Manufacture of semiconductor device | |
| EP0589713A2 (en) | A thin film semiconductor device and a method for producing the same | |
| JPH0428222A (en) | Formation of semiconductor resistance layer | |
| JP2504573B2 (en) | Semiconductor device and manufacturing method thereof | |
| JP3143967B2 (en) | Method for manufacturing thin film transistor | |
| JP2001077360A (en) | Method for manufacturing semiconductor device | |
| JPS6142914A (en) | Manufacture of semiconductor device | |
| JPH03227525A (en) | Manufacture of thin film transistor | |
| JPS60224272A (en) | Manufacture of insulating-substrate-mis type field effect transistor | |
| JPS62114218A (en) | Annealing method for compound semiconductor | |
| JP2606457B2 (en) | Method for manufacturing semiconductor device | |
| JP3052489B2 (en) | Method for manufacturing thin film transistor | |
| JP3684520B2 (en) | Semiconductor device and manufacturing method thereof | |
| JP3311082B2 (en) | Method for manufacturing semiconductor device | |
| JPS6331097B2 (en) | ||
| KR0144246B1 (en) | Transistor Manufacturing Method | |
| JPS60195978A (en) | Manufacture of semiconductor device | |
| KR100228334B1 (en) | Method for fabricating mosfet in semiconductor device | |
| JP2886238B2 (en) | Method for manufacturing semiconductor device | |
| JP3316518B2 (en) | Thin film transistor and method of manufacturing the same | |
| JPS59150475A (en) | Manufacture of semiconductor device | |
| JPS635571A (en) | Compound semiconductor device | |
| JPH10189476A (en) | Manufacture of semiconductor device | |
| JPH03278540A (en) | Manufacture of semiconductor device |