JPH0428139A

JPH0428139A - 電子放出素子、マルチ電子源、画像形成装置の製造方法

Info

Publication number: JPH0428139A
Application number: JP2131346A
Authority: JP
Inventors: Ichiro Nomura; 一郎野村; Tetsuya Kaneko; 哲也金子; Yoshikazu Sakano; 坂野　嘉和; Toshihiko Takeda; 俊彦武田; Hisami Iwai; 岩井　久美
Original assignee: Canon Inc
Current assignee: Canon Inc
Priority date: 1990-05-23
Filing date: 1990-05-23
Publication date: 1992-01-30
Anticipated expiration: 2014-02-03
Also published as: JP2854385B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［産業上の利用分野］本発明は、マルチ電子源の製造方法に関し、特に、複数
の表面伝導形電子放出素子を用いたマルチ電子源の製造
方法に関係する。

［従来の技術］従来、簡単な構造で電子の放出が得られる素子として、
例えば、エム　アイ　エリンソン（Ｍ、ＩＥｌｉｎｓｏ
ｎ）等によって発表された冷陰極素子が知られている。

（ラジオ　エンジニアリング　エレクトロン　フィジイ
ッス（Ｒａｄｉｏ　Ｅｎｇ、　Ｅｌｅｃｔｒｏｎ。

Ｐｈｙｓ、　）第１Ｏ巻、　　１２９０〜１２９６頁、
　１９６５年）。

これは、基板上に形成された小面積の薄膜に、膜面に平
行に電流を流すことにより、電子放出が生ずる現象を利
用するもので、一般には表面伝導形電子放出素子と呼ば
れている。

二の表面伝導形電子放出素子としては、前記エリンソン
等により開発されたＳｎＯ□（ｓｂ）薄膜を用いたもの
、Ａｕ薄膜によるもの［ジー・ディトマー“スイン　ソ
リド　フィルムス”（Ｇ、　Ｄｉｔｔｍｅｒ：“Ｔｈ１
ｎ　５ｏｌｉｄ　Ｆｉｌｍｓ”　）　、　９巻、３１７
頁、　　（１９７２年）ｊ、ＩＴＯ薄膜によるもの［エ
ム　ハートウェルアンド　シー　ジー　フォンスタッド
：゛°アイイー　イー　イー　トランス°°　イー　デ
　ィコンファレン（Ｍ、　Ｈａｒｔｗｅｌｌ　ａｎｄ　
Ｃ，Ｇ、　Ｆｏｎｓｔａｄ：“ＩＥＥＥＴｒａｎｓ、　
　ＥＤ　Ｃｏｎｆ、　　”　）５１９頁、　　（１９７
５年）］、カーボン薄膜によるもの［荒木久他：゛真空
”。

第２６巻、第１号、２２頁、　　（１９８３年）］など
が報告されている。

これらの表面伝導形電子放出素子の典型的な素子構成を
第１図に示す。同図において、１および２は電気的接続
を得るための電極、３は電子放出材料で形成される薄膜
、４は基板、５は電子放出部を示す。

従来、これらの表面伝導形電子放出素子においては、電
子放出を行う前に予めフォーミングと呼ばれる通電加熱
処理によって電子放出部を形成する。即ち、前記電極１
と電極２の間に電圧を印加することにより、薄膜３に通
電し、これにより発生するジュール熱で薄膜３を局所的
に破壊、変形もしくは変質せしめ、電気的に高抵抗な状
態にした電子放出部５を形成することにより電子放出材
料能を得ている。

なお、電気的に高抵抗状態とは、薄膜３の一部に０．５
ｇｍ〜５ｇｍの亀裂を有し、かつ亀裂内がいわゆる島構
造を有する不連続状態膜をいう。島構造とは一般に数十
人から数μｍ径の微粒子が基板４にあり、各微粒子は空
間的に不連続で電気的に連続な膜をいう。

従来、表面伝導形電子放出素子は上述高抵抗不連続膜に
電極１，２により電圧を印加し、素子表面に電流を流す
ことにより、上述微粒子より電子放出せしめるものであ
る。

しかしながら、上記の様な従来の通電加熱によるフォー
ミング処理によって製造された電子放出素子には、次の
ような問題点があった。

１）電子放出部となる島構造の設計が不可能なため、素
子の改良が難しく、素子間のバラツキも生じやすい。

２）フォーミング工程の際に生じるジュール熱が大きい
ため、基板が破壊しやす（マルチ化が難しい。

３）島の材料が金、銀、ＳｎＯ□、ＩＴＯ等に限定され
仕事関数の小さい材料が使えないため、大電流を得るこ
とができない。

以上のような点から、表面伝導形電子放出素子は、素子
構造が簡単であるという利点があるにもかかわらず、産
業上積極的に応用されるには至っていなかった。

本発明者等は上記問題点を鑑みて検討した結果、特願昭
６３−１０７５７０号、特願昭６３−１１０４８０号に
於いて電極間に微粒子膜を配置しこれに通電処理を施す
ことにより電子放出部を設ける新規な表面伝導形電子放
出素子を提案した。この新規な電子放出素子の構成図を
第２図に示す。

同図において、１１及び１２は電極、　１３は微粒子膜
、１４は電子放出部、　１５は基板である。

この電子放出素子の特徴としては次のようなことが挙げ
られる。

１）微粒子膜１３に非常に少ない電流を流すことで電子
放出部１４を形成できるので素子劣化のない素子が作製
でき、さらに電極の形状を任意に設計できる。

２）微粒子膜を形成する微粒子自身が電子放出の構成材
となる為、微粒子の材料や形状等の設計が可能となり電
子放出特性を変えることができる。

３）素子の構成材である基板１５や電極の材料の選択性
が広がる。

以上述べたような電子放出素子の実用形態としては、デ
イスプレィ、蛍光ランプ、イオン生成器など様々な電子
ビーム応用装置があるが、近年、かかる素子をマルチ配
列とした面状電子源を用いた装置、例えば特開昭６１−
２２１７８３号公報で示されるようなフラットＣＲＴの
研究開発が活発に行われるようになった。

［発明が解決しようとする課題］さて、かかる表面伝導形電子放出素子を用いてマルチ配
列とした面状電子源を作製する為には、一般に第３図に
示すような素子配置とする必要がある。

図中、２１は基板、２４は素子電極２２と電子放出部２
３から成る電子放出素子、２５は配線電極、２６はフォ
ーミング用電源、２７は配線電極２５と電極２６を電気
的に接続する結線である。この図において、電子放出部
２３は第１図における電子放出部５あるいは第２図にお
ける電子放出部１４及び微粒子膜１３に対応するもので
ある。

このような表面伝導形電子放出素子を用いた面状電子源
を作製する為には、第３図に示すように配線電極２６の
間に複数の電子放出素子２４を配置し同時にフォーミン
グする必要がある。

しかしながら、従来の素子の場合に用いられるフォーミ
ング方法、すなわちＤＣ電圧を用いて非常にゆっくり（
例えば昇圧レートＩ　Ｖｏｌｔ／分）と電圧を印加して
いくフォーミング処理を行うと次のような欠点があった
。

（１）第２図で示される微粒子膜のフォーミングにおい
ては、フォーミング時の温度上昇により、特性劣化や個
々の素子の特性が不均一になる。

（２）第１図で示される導電性薄膜のフォーミングにお
いては、フォーミング時に発生する熱が大量である為、
上記（１）の問題以外にも基板や素子電極の破壊が生じ
る。

（３）又、面状電子源の電子ビームを均一に、かつ大量
に放出させる為には、電子放出素子２４のピッチを高密
度に配置する必要があり、上記（１）、　（２）の欠点
は顕著となる。

すなわち、本発明の目的とするところは、上述のような
問題点を解消したマルチ電子源の製造方法を提供するこ
とにある。

［課題を解決するための手段及び作用］本発明の特徴と
するところは、第１に、配線電極間に表面伝導形電子放出素子が複数配
置されたマルチ電子源の製造に際し、該表面伝導形電子
放出素子の素子電極間に、パルス電圧の印加による通電
処理を施し電子放出部な形成するマルチ電子源の製造方
法にあり、特に、上記表面伝導形電子放出素子の素子電
極間に導電性微粒子が分散されている場合において、通
電処理用のパルス電圧として４〜１０ボルトを印加して
電子放出部を形成する、あるいは、通電処理用のパルス
電圧として、第１段階として４〜１０ボルトを印加した
後、さらに第２段階として１０ボルト以上を印加して電
子放出部を形成するマルチ電子源の製造方法にある。

また、かかるパルス電圧の波形としては、三角波又は矩
形波を用いることも本発明の特徴とするところである。

すなわち、本発明によれば、フォーミング時に印加する
電圧をパルス波形とすることにより、フォーミング時に
発生する熱量を低下せしめ、前記欠点を改良するもので
ある。さらに、本発明者等はフォーミング時に印加する
パルス電圧に適正な値があることを見い出し、前記欠点
を解決するものである。

以下、本発明の製造方法に係る構成要件及び作用につい
て詳細に説明する。

第４図は；第３図のＡ−Ａ’の断面における本発明のマ
ルチ電子源の製造方法を示すものである。

■、先ず第４図に示すように、ガラス基板２１を十分洗
浄し、通常良（用いられる蒸着技術とホトリソグラフィ
ー技術により素子電極２２を形成する。

ここで、基板材としては、ガラス以外にもアルミナセラ
ミクス等の絶縁体であれば良い。また、素子電極２２と
しては、Ｎｉ、ステンレス等の金属材の他ＩＴＯ等の酸
化物導電体等導電性の材料であれば好適であり、実用的
に゛はＮｉ、ステンレス、ニクロム等の高融点金属材で
あることが望ましい。さらに、対となる素子電極２２の
間隙Ｇは、０．１μｍ−１０１が好適であるがこれに限
るものではない。また、素子電極２２Φ厚さは０．０５
ｐｍ−１，０終ｍが好適であるがこれに限るものではな
い。

０１次に、蒸着技術とエツチング技術により配線電極２
５を形成した。かがる配線電極２５は、電気抵抗が十分
低（なるように形成すれば、どのような材料でも構わな
い。

０１次に、素子電極間に微粒子膜２３を形成する。

かかる微粒子の粒径は、３０人〜１４ｒｎが好適で実用
的には１００人程度が良好である。また、微粒子の材質
は、Ｐｄ、　Ａｇ、　Ａｕ等の金属材料やＳｎＯ□、　
ＩｎｚＯ３等の酸化物材料が好適であるが、導電性微粒
子であればこれに限定されるものではない。微粒子膜の
形成方法としては例えば、のガスデポジション法、■有
機金属を分散塗布しその後熱処理する方法等がある。微
粒子膜の厚さは、微粒子の材質や大きさによって異なる
が、微粒子の径が１００人程度であれば１００人〜５０
０人が好適である。また、微粒子膜のシート抵抗は、５
　Ｘ　１０”〜ｌＸｌ０’Ω／口が好適であり、この抵
抗値になるように微粒子膜の厚さを制御することが望ま
しい。

以上電子放出素子１素子に着目して説明したが、これを
第３図に示すようにマルチ配列とする場合、電子放出素
子２４のピッチは、応用形態により異なるものの面状で
均一な電子源を得る為にＰ８．　Ｐ２共に数ｌｌ１ｍ以
内に配置されることが望ましく、フラットＣＲＴへの応
用ではｐ、、　ｐ２共に１ｍｍ以内に配置される必要が
ある。また、電子放出素子２４の長さρは、０．１ｍｍ
〜１．０　ｍｍ程度が好適であり、かかる素子の配列数
については、例えばフラットＣＲＴへの応用においては
数十個〜約１０００個になる。

以上のようにして構成されたマルチ電子源における電子
放出部２３のフォーミングを行うため、本発明の特徴と
する通電処理を施すわけであるが、以下にそのフォーミ
ング方法について説明する。

第３図に示すように結線されたフォーミング用電極２６
により、パルス電圧を発生させる。パルス波形は第５図
、第６図で示すような三角波、矩形波が望ましいがこれ
に限るものではない。図中、Ｔ１はパルス幅、Ｔ２はパ
ルス間隔である。かかるパルス幅Ｔ１は１μｓｅＣ〜ｌ
５ｅＣ、パルス間−隔は１００μｓｅｃ〜１０ｓｅｃが
適当であるがこれに限るものではない。発明者等が鋭意
研究した結果、通電処理には適正な電圧があり、かつ、
温度が高（なると素子特性が劣化することが判明した。

つまり、単に微粒子膜に電流を流すことにより微粒子膜
の温度が上昇し変質した結果として電子放出部が形成さ
れるのではなく、電圧を印加することで微粒子がマイグ
レーションして適正な電子放出部が形成されているもの
と思われる。その為、素子の数が多く密度が高（なる程
、通電処理時の微粒子膜の温度が高（なり欠陥が生じ易
い。パルス電圧は２０Ｖ以下が好適で、さらには４Ｖ−
１０Ｖが最適である。ここで、フォーミングにより発生
する熱を極力低下させる為には、パルス幅とパルス間隔
を適当な値に設定することにより可能となる。例えば、
パルス幅ＴＩが１００　ｐｓｅｃ、パルス間隔Ｔ２が１
０ｍ５ｅｃであれば、消費電力を１００分の１に低下さ
せることができる。ここでフォーミングにかかる時間は
、ＤＣ電圧を印加するときと比較し、はぼ１２７１１倍
になるものと思われる。また、フォーミングにかかる時
間は、微粒子膜の材質、膜質、あるいは電気抵抗によっ
て大きく異なる。例えば、金、銀、パラジウムの微粒子
膜では、ＴＩ＝１００μｓｅｃ、　Ｔｚ＝　ｌｏｍｓｅ
ｃのとき、約０．０５　″＋１０秒程度マフォーミング
が終了するが、５ｎＯｚの微粒子膜では５分〜１０００
分程度必要となる。また、パルス幅とパルス間隔を適当
な値にすれば、フォーミング中温度分布が生じずに極め
て均一なフォーミングが可能となる。

以上第２図に示すような微粒子膜を用いたフォーミング
について説明してきたが、第１図に示すような薄膜を用
いたフォーミングについても同様である。

すなわち、薄膜を用いた素子のマルチ電子源を従来の方
法でフォーミングしたのでは、発生熱量が大量となり、
フォーミングは極めて難しい。特に、素子ピッチＰ１が
小さいマルチ電子源では不可能であった。ところが、本
発明で開示するようにパルス幅Ｔ１／パルス間隔Ｔ２を
小さい値にすることにより、発生熱量を低下せしめ適正
なフォーミングを行うことが可能となった。

［実施例］以下、実施例を用いて本発明を具体的に詳述する。

１１１口２本実施例では、前述した微粒子膜を用いた素子（第２図
）を、第３図に示すように複数配置したマルチ電子源と
した。電子放出部の長さβを３００μｍ、電極間隔Ｇを
２μｍ、素子ピッチＰ１を５００　ｐｍにして作製した
。微粒子膜は有機パラジウム（奥野製薬製ｃｃｐ−４２
３０）を分散塗布した後３００℃で焼成することにより
作製した。かかる微粒子膜は、パラジウムと酸化パラジ
ウムの混合微粒子膜であり、その粒径は約１００人であ
った。素子数は、１ライン当たり１００個の配列とした
。

本素子において次の様なフォーミングを行い電子放出特
性を測定した。尚、フォーミング時のパルス波形として
は三角波を用いた。

フォーミング時の諸条件について、以下に示す■、■の
条件とした。

上記■に示す従来のフォーミングでは、１ラインｉｏｏ
素子中数素子から電子放出が得られた。

方、本発明に係る■のフォーミングでは、１００素子全
てほぼ均一な電子放出が得られた。１ライン当たりの電
子放出量は、駆動電圧（配線電極間に印加し電子放出せ
しめる電圧）１５ｖのとき、■に示す従来条件では２篩
であったが、本発明に係る■の条件では３００４Ａであ
った。尚、評価方法については、面状電子源上５ｍｍの
位置に蛍光体付のフェースプレートを配置することによ
り（不図示）、蛍点評価で均一性を、また、蛍光体に流
れる電流で電子ビームの放出電流を測定することにより
行った。

また、本実施例において、前述の■の条件を用いパルス
波形として第６図に示す矩形波で行ったが、同様な効果
が得られた。尚、本実施例において、フォーミング電圧
の適用範囲としては、４■〜ＩＯＶの範囲でほぼ均一な
電子放出量が得られた。かかるフォーミング電圧がＩＯ
Ｖを超えると、電圧が高くなるに従い部分的に電子放出
量が低下し、不均一性が増加した。２０ｖ以上では電子
放出量が著しく低下した。一方、４■よりも低いフォー
ミング電圧では、フォーミングが不十分で電子放出量は
低下した。

また、本素子の適正な駆動電圧の範囲はＩＯＶ〜１８Ｖ
であるが、この電圧で本実施例のフォーミングを行うと
、１ラインー１００素子全てから電子放出が得られるも
のの、部分的に電子放出が低下し、面状電子源としては
不均一であった。つまり、フォーミング電圧としては、
４■〜１０■に適正電圧があるということになる。

次に、本実施例において、第１段階でフォーミング電圧
４■〜ＩＯＶを数秒印加し、第２段階で駆動電圧１０Ｖ
　−１８Ｖを数秒印加すると、均一で電子放出量の劣化
のない電子源が１０秒以内で作製できた。つまり、４■
〜ＩＯＶの電圧を印加した後、さらにＩＯＶ以上のパル
ス電圧を印加することにより、フォーミング時間を短縮
することができる。

Ｋ五■ユ本実施例においては、前述した薄膜を用いた素子（第１
図）を、第３図に示すように複数配置したマルチ電子源
とした。電子放出部の長さρを３００　ｐｍ、電極間隔
Ｇを１５０　ｐｍ、素子ピッチＰ＋を２．０ｍｍにして
作製した。薄膜には金を用い、厚さ約１０００人に形成
した。尚、素子数は、１ライン当たり１００個の配列と
した。

本素子において次の様なフォーミングを行い電子放出特
性を測定した。尚、フォーミング時のパルス波形として
は三角°波を用いた。フォーミング時の諸条件は以下に
示す通りである。

上記■の条件で処理した素子では、１ライン１００素子
中５素子から電子放出が得られた。

方、本発明に係る■の条件によるフォーミンクでは、１
００素子全てほぼ均一な電子数ａが得られた。

次に、パルス波形を矩形波で行ったところ、１００素子
中９２個から電子放出が得られ、三角波の場合に比べ若
干劣るものの均一性は従来例に比べ優れていた。パルス
波形によってフォーミングの良否が変わる理由は不明で
あるが、微粒子膜の変質時に素子に流れる電流にノイズ
が発生することが原因と思われる。

また、パルスフォーミングの電圧、パルス幅について実
施例１と同様な検討を行ったところ、はぼ同等な効果が
得られた。

また、上記■の条件で処理した素子の特性劣化の原因を
調べたところ、フォーミング時の発熱により、基板や電
極の破損が一原因となっていることが分かった。

支五亘ユ第７図は、本発明の第３の実施例を示す図である。本実
施例は、実施例１における素子ピッチＰ。

をゼロとしたライン状電子源である。素子の長さβを３
０ｍｍ、その他の構成は実施例１とほぼ同等にして作製
した。本実施例において、パルス幅Ｔ、＝５０ｐｓｅｃ
の一定値として、パルス間隔Ｔ２を変化させたところ、
第１表のような結果を得た。

第１表この結果かられかるように、パルス間隔Ｔ２を長くする
ことによりフォーミング時の消費電力を低下させ、電子
源の温度上昇を防止するようにフォーミングしたところ
、電子放出特性の良好な均一な電子源を得ることができ
た。

一方、本実施例において、パルス幅Ｔ、を変化させたと
ころ、パルス幅Ｔ１が１０秒以下で良好な電子放出特性
が得られた。

［発明の効果］以上説明した様に、通電処理により電子放出部を形成す
る際、印加する電圧をパルス電圧とすることにより、 ■、均一な特性を有するマルチ電子源を作製できる。

■、高精細な（ファインピッチ）マルチ電子源を作製で
きる。

■、特性劣化の少ないマルチ電子源を作製できる。

といったような効果がある。

【図面の簡単な説明】

第１図、第２図は、従来の表面伝導形電子放出素子を示
すところの構成図である。第３図は、本発明の第１．第２の実施例を示すところの
マルチ電子源の構成図である。第４図は、本発明の第１の実施例のマルチ電子源の製作
法を説明する為の図である。第５図、第６図は、本発明のパルス電圧の波形を示す図
である。第７図は、本発明の第３の実施例を示すところのマルチ
電子源の構成図である。１．２，１１．１２・・・電極　　　５，４．２３・・
・電子放出部３・・・薄膜　　　　　　　４．１５．２
１・・・基板１３・・・微粒子膜　　　　　２２・・・
素子電極２４・・・電子放出素子　　　２５・・・配線
電極２６・・・フォーミング用電極　　　　２７・・・
結線ｐ、、ｐ２・・・素子ピッチ　　Ｇ・・・電極間隔
β・・・電子放出部の長さ

Claims

【特許請求の範囲】

（１）配線電極間に表面伝導形電子放出素子が複数配置
されたマルチ電子源の製造に際し、該表面伝導形電子放
出素子の素子電極間に、パルス電圧の印加による通電処
理を施し電子放出部を形成することを特徴とするマルチ
電子源の製造方法。
（２）前記表面伝導形電子放出素子の素子電極間に導電
性微粒子が分散されている場合において、通電処理用の
パルス電圧として４〜１０ボルトを印加して電子放出部
を形成することを特徴とする請求項１記載のマルチ電子
源の製造方法。
（３）前記表面伝導形電子放出素子の素子電極間に導電
性微粒子が分散されている場合において、通電処理用の
パルス電圧として４〜１０ボルトを印加した後、さらに
１０ボルト以上を印加して電子放出部を形成することを
特徴とする請求項１記載のマルチ電子源の製造方法。
（４）前記パルス電圧の波形が、三角波又は矩形波であ
ることを特徴とする請求項１〜３いずれかに記載のマル
チ電子源の製造方法。