JPH0428097A - シフトレジスタ - Google Patents
シフトレジスタInfo
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- JPH0428097A JPH0428097A JP2133229A JP13322990A JPH0428097A JP H0428097 A JPH0428097 A JP H0428097A JP 2133229 A JP2133229 A JP 2133229A JP 13322990 A JP13322990 A JP 13322990A JP H0428097 A JPH0428097 A JP H0428097A
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- 230000007547 defect Effects 0.000 abstract 2
- 238000010586 diagram Methods 0.000 description 9
- 239000003990 capacitor Substances 0.000 description 3
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- 238000000034 method Methods 0.000 description 2
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- 238000003384 imaging method Methods 0.000 description 1
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- 238000009738 saturating Methods 0.000 description 1
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- Logic Circuits (AREA)
- Solid State Image Pick-Up Elements (AREA)
- Shift Register Type Memory (AREA)
- Transforming Light Signals Into Electric Signals (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はシフトレジスタ、特に固体撮像素子等の走査回
路に用いられるシフトレジスタに関する。
路に用いられるシフトレジスタに関する。
本発明は、ノード電圧が印加されるインバータ回路を構
成する複数のトランジスタ間に、２相の駆動パルスが供
給される複数のトランジスタを接続してなるトランジス
タ回路が多段に配されて成るシフトレジスタにおいて、
上記２相の駆動パルスが供給されるトランジスタのゲー
ト容量を上記インバータ回路を構成するトランジスタの
ゲート容量よりも小さくして構成することにより、通常
、固体撮像素子のシフトレジスタとして用いられている
ブートストラップ効果を利用したシフトレジスタの欠点
が全て排除でき、しかも消費電力の低減化をも図れるよ
うにしたものである。
成する複数のトランジスタ間に、２相の駆動パルスが供
給される複数のトランジスタを接続してなるトランジス
タ回路が多段に配されて成るシフトレジスタにおいて、
上記２相の駆動パルスが供給されるトランジスタのゲー
ト容量を上記インバータ回路を構成するトランジスタの
ゲート容量よりも小さくして構成することにより、通常
、固体撮像素子のシフトレジスタとして用いられている
ブートストラップ効果を利用したシフトレジスタの欠点
が全て排除でき、しかも消費電力の低減化をも図れるよ
うにしたものである。
一般に、ＭＯ３型固体撮像素子の走査回路においては、
各画素を順次選択するために、シフトレジスタを内蔵し
ている。このシフトレジスタは、固定パターン雑音を小
さくするために、シフトレジスタの出力パルス波形の均
一性が不可欠であり、また、素子の暗電流を抑えるため
に、シフトレジスタの消費電力を極力小さくする必要が
ある。
各画素を順次選択するために、シフトレジスタを内蔵し
ている。このシフトレジスタは、固定パターン雑音を小
さくするために、シフトレジスタの出力パルス波形の均
一性が不可欠であり、また、素子の暗電流を抑えるため
に、シフトレジスタの消費電力を極力小さくする必要が
ある。
そこで、従来では、第６図に示すシフトレジス夕が用い
られている。このシフトレジスタは、ブートストラップ
効果を利用したダイナミック・シフトレジスタで、その
特長は、固体撮像素子専用であることから、入力パルス
は、１水平走査期間中、１個であることを利用したフィ
ードバック型であり、ブートストランプ容量を用いて、
非飽和・非反転型であるので、出力パルス振幅はクロッ
クパルス振幅に等しい。即ち、第７図に示すように、奇
数ノードＮ、、Ｎ、・・・・からはクロックパルスφ１
、偶数ノードＮ２．Ｎ、・・・・からはクロックパルス
φ２と同じ波形の出力パルスＶ ｌ ＋ Ｖ ！＋ Ｖ
’３＋Ｖ４・・・・が得られる。また、非反転型であ
るので、トランジスタの貫通電流はなく、消費電力が小
さい。
られている。このシフトレジスタは、ブートストラップ
効果を利用したダイナミック・シフトレジスタで、その
特長は、固体撮像素子専用であることから、入力パルス
は、１水平走査期間中、１個であることを利用したフィ
ードバック型であり、ブートストランプ容量を用いて、
非飽和・非反転型であるので、出力パルス振幅はクロッ
クパルス振幅に等しい。即ち、第７図に示すように、奇
数ノードＮ、、Ｎ、・・・・からはクロックパルスφ１
、偶数ノードＮ２．Ｎ、・・・・からはクロックパルス
φ２と同じ波形の出力パルスＶ ｌ ＋ Ｖ ！＋ Ｖ
’３＋Ｖ４・・・・が得られる。また、非反転型であ
るので、トランジスタの貫通電流はなく、消費電力が小
さい。
しかしながら、第６図で示すシフトレジスタは、トラン
ジスタＴ、、Ｔ、、Ｔ、・・・・が非飽和動作するよう
にブートストラップ容量ＣＩ、Ｃ６，Ｃ１・・・・の容
量値を設定する必要があり、各トランジスタＴ、、Ｔ、
Ｔ、・・・・にしきい値電圧Ｖｔｈむらがあると、上記
設定が非常にめんどうになる。また、各／−）−Ｎ、、
Ｎ、−−−−からの出力波形Ｖ＋＋Ｖｚ＋Ｖｓ＋ｖ４・
・・・は、接地電位Ｖｓ５を基準にしているわけではな
く、各トランジスタＴ’ｓ＋Ｔｖ＋Ｔ＋コ・・・・のオ
ン、オフによって左右されるだけであるため、特に出力
波形が低レベルの際、第８図に示すように、レベルが変
動するという不都合があり、ノイズ発生の要因となる。
ジスタＴ、、Ｔ、、Ｔ、・・・・が非飽和動作するよう
にブートストラップ容量ＣＩ、Ｃ６，Ｃ１・・・・の容
量値を設定する必要があり、各トランジスタＴ、、Ｔ、
Ｔ、・・・・にしきい値電圧Ｖｔｈむらがあると、上記
設定が非常にめんどうになる。また、各／−）−Ｎ、、
Ｎ、−−−−からの出力波形Ｖ＋＋Ｖｚ＋Ｖｓ＋ｖ４・
・・・は、接地電位Ｖｓ５を基準にしているわけではな
く、各トランジスタＴ’ｓ＋Ｔｖ＋Ｔ＋コ・・・・のオ
ン、オフによって左右されるだけであるため、特に出力
波形が低レベルの際、第８図に示すように、レベルが変
動するという不都合があり、ノイズ発生の要因となる。
また、１つの駆動パルス、例えばφ１に関してみると、
φ１の一周期ｐに対して例えばＮＩからの出力パルス■
、の出力期間は、駆動パルスφ１のパルス幅分でしかな
く、走査パルスとして使用できる時間が非常に短かい。
φ１の一周期ｐに対して例えばＮＩからの出力パルス■
、の出力期間は、駆動パルスφ１のパルス幅分でしかな
く、走査パルスとして使用できる時間が非常に短かい。
従って、シフトレジスタの高速化、高密度化に限界が生
じる。
じる。
また、微細化設計においては、ゲート絶縁膜が薄く形成
されるため、トランジスタＴ １． Ｔ ｓ 、 Ｔ
９・・・・に電源電圧より高い電圧がかかることは信頼
性上好ましくない。
されるため、トランジスタＴ １． Ｔ ｓ 、 Ｔ
９・・・・に電源電圧より高い電圧がかかることは信頼
性上好ましくない。
一方、従来においては、上記ブートストラップ効果を利
用したシフトレジスタのほかに、Ｃ−ＭＯ３構成による
ダイナミック・フリップフロップ回路を使用したシフト
レジスタが提案されている。
用したシフトレジスタのほかに、Ｃ−ＭＯ３構成による
ダイナミック・フリップフロップ回路を使用したシフト
レジスタが提案されている。
このシフトレジスタの場合、上記ブートスドラ・７ブ効
果を利用したシフトレジスタの欠点を解消することがで
きるが、消費電力が増大化するという不都合がある。
果を利用したシフトレジスタの欠点を解消することがで
きるが、消費電力が増大化するという不都合がある。
本発明は、このような点に鑑み成されたもので、その目
的とするところは、ブートストラップ効果を利用したシ
フトレジスタの欠点を全て排除でき、しかも消費電力の
低減化をも図ることができるシフトレジスタを捉供する
ことにある。
的とするところは、ブートストラップ効果を利用したシ
フトレジスタの欠点を全て排除でき、しかも消費電力の
低減化をも図ることができるシフトレジスタを捉供する
ことにある。
本発明は、ノード電圧が印加されるインバータ回路を構
成する複数のトランジスタＴ、及びＴ。
成する複数のトランジスタＴ、及びＴ。
間に、２相の駆動パルスφ及びＴが供給される複数のト
ランジスタＱ２及びＱ７を接続してなるトランジスタ回
路Ｔ、が多段に配されて成るシフトレジスタ（Ａ）にお
いて、２相の駆動パルスφ及びＴが供給されるトランジ
スタＱ、及びＱｏのゲート容量を上記インバータ回路を
構成するトランジスタＴ、及びＴ７のゲート容量よりも
小さくして構成する。
ランジスタＱ２及びＱ７を接続してなるトランジスタ回
路Ｔ、が多段に配されて成るシフトレジスタ（Ａ）にお
いて、２相の駆動パルスφ及びＴが供給されるトランジ
スタＱ、及びＱｏのゲート容量を上記インバータ回路を
構成するトランジスタＴ、及びＴ７のゲート容量よりも
小さくして構成する。
上述の本発明の構成によれば、常に動作している２相の
駆動パルスφ及びＴが供給されて電力の消費が著しいト
ランジスタＱｐ及びＱ、、のゲート容量を小さいするよ
うにしたので、シフトレジスタ（Ａ）における消費電力
の低減化を図ることができる。
駆動パルスφ及びＴが供給されて電力の消費が著しいト
ランジスタＱｐ及びＱ、、のゲート容量を小さいするよ
うにしたので、シフトレジスタ（Ａ）における消費電力
の低減化を図ることができる。
また、ゲート電圧を入力信号レベル以上に上げる必要が
ないため、ブートストラップ容量の形成が省略でき、プ
ロセス設計上、有利になると共に、微細化設計において
もゲート耐圧上の高信顧性化を図ることができる。また
、シフトレジスタ（Ａ）から出力される出力信号ｖＩ
＋ Ｖ ｔ ＋・・・・の出力レベルに関し、接地電位
ＶＳＳを基準にすることが可能となるため、低レベルに
おけるレベル変動等は生しない。
ないため、ブートストラップ容量の形成が省略でき、プ
ロセス設計上、有利になると共に、微細化設計において
もゲート耐圧上の高信顧性化を図ることができる。また
、シフトレジスタ（Ａ）から出力される出力信号ｖＩ
＋ Ｖ ｔ ＋・・・・の出力レベルに関し、接地電位
ＶＳＳを基準にすることが可能となるため、低レベルに
おけるレベル変動等は生しない。
以下、第１図〜第５図を参照しながら本発明の詳細な説
明する。
明する。
第１図は、本実施例に係るシフトレジスタ（Ａ）の構成
を示す回路図である。このシフトレジスタ（Ａ）は、Ｍ
Ｏ５型固体撮像素子の走査回路に用いられ、Ｃ−ＭＯ３
構成のダイナミック・フリップフロップ回路を使用して
成る。即ち、インバータ回路を構成するＰ−ＭＯＳ）ラ
ンジスタＴ２とＮ−ＭＯＳ トランジスタ１５間に、２
相の駆動パルスφ及びＴが夫々供給されるＰ−ＭＯＳ）
ラングｘ９ＱｐとＮ−ＭＯＳ）ランジスタＱカを接続し
てなるトランジスタ回路Ｔ、を多段に配して構成される
。尚、図示の例では、各段毎に添字１゜２．３・・・・
を付記して示す。
を示す回路図である。このシフトレジスタ（Ａ）は、Ｍ
Ｏ５型固体撮像素子の走査回路に用いられ、Ｃ−ＭＯ３
構成のダイナミック・フリップフロップ回路を使用して
成る。即ち、インバータ回路を構成するＰ−ＭＯＳ）ラ
ンジスタＴ２とＮ−ＭＯＳ トランジスタ１５間に、２
相の駆動パルスφ及びＴが夫々供給されるＰ−ＭＯＳ）
ラングｘ９ＱｐとＮ−ＭＯＳ）ランジスタＱカを接続し
てなるトランジスタ回路Ｔ、を多段に配して構成される
。尚、図示の例では、各段毎に添字１゜２．３・・・・
を付記して示す。
具体的には、まず初段において、同期パルスＶ ｉ ｎ
が第１のノードＮ１を介して供給されるインバータ回路
を有し、このインバータ回路を構成するＰ−ＭＯＳ）ラ
ンジスタＴ□とＮ−ＭＯＳ トランジスタ１０間に、２
相の駆動パルスφ及びＴが夫々供給されるＰ−ＭＯＳ）
ランジスタＱＩ、ＩとＮ−ＭＯＳ）ランジスタＱｎ＋を
接続してなるトランジスタ回路Ｔ□を設け、次の２段に
おいて、初段のトランジスタ回路Ｔｒｌからの出力電圧
ＶＡＩが第２のノードＮ２を介して供給されるインバー
タ回路を有し、このインバータ回路を構成するトランジ
スタＴ９□とＴｆｉｚ間に、２相の駆動パルス１及びφ
が夫々供給されるトランジスタＱｐｚとＱ。２を接続し
てなるトランジスタ回路Ｔｒ２を設け、以下同様に、３
段、４段、・・・・において、上記と同様の構成を有す
るトランジスタ回路Ｔ ｒ３＋ Ｔｒ４＋ ・・・・
を夫々接続してなる。上記２相の駆動パルスφ及び１の
うち、φは、初段においてはトランジスタＱＩ、Ｉに、
２段においてはトランジスタ（Ｌｘに、３段においては
トランジスタＱ１１３にというように各段毎に交互に供
給され、Ｔは、初段においてはトランジスタＱ、ｌＩに
、２段においてはトランジスタＱｐｚに、３段において
はトランジスタＱｐ３というように各段毎に交互に供給
される。尚、各インバータ回路のＰ−ＭＯＳ）ランジス
タＴ□、Ｔｌ・・・・の各ドレインには電源電圧■、４
が印加され、Ｎ−ＭＯ３Ｉ−ランジスタＴ Ｔｉ１ｌ
Ｔ＊！・・・・の各ソースには接地電位ＶＳＳが印加さ
れる。そして、各２つのトランジスタ回路（Ｔ、、、Ｔ
、２）、（Ｔ、、、Ｔ、、）。
が第１のノードＮ１を介して供給されるインバータ回路
を有し、このインバータ回路を構成するＰ−ＭＯＳ）ラ
ンジスタＴ□とＮ−ＭＯＳ トランジスタ１０間に、２
相の駆動パルスφ及びＴが夫々供給されるＰ−ＭＯＳ）
ランジスタＱＩ、ＩとＮ−ＭＯＳ）ランジスタＱｎ＋を
接続してなるトランジスタ回路Ｔ□を設け、次の２段に
おいて、初段のトランジスタ回路Ｔｒｌからの出力電圧
ＶＡＩが第２のノードＮ２を介して供給されるインバー
タ回路を有し、このインバータ回路を構成するトランジ
スタＴ９□とＴｆｉｚ間に、２相の駆動パルス１及びφ
が夫々供給されるトランジスタＱｐｚとＱ。２を接続し
てなるトランジスタ回路Ｔｒ２を設け、以下同様に、３
段、４段、・・・・において、上記と同様の構成を有す
るトランジスタ回路Ｔ ｒ３＋ Ｔｒ４＋ ・・・・
を夫々接続してなる。上記２相の駆動パルスφ及び１の
うち、φは、初段においてはトランジスタＱＩ、Ｉに、
２段においてはトランジスタ（Ｌｘに、３段においては
トランジスタＱ１１３にというように各段毎に交互に供
給され、Ｔは、初段においてはトランジスタＱ、ｌＩに
、２段においてはトランジスタＱｐｚに、３段において
はトランジスタＱｐ３というように各段毎に交互に供給
される。尚、各インバータ回路のＰ−ＭＯＳ）ランジス
タＴ□、Ｔｌ・・・・の各ドレインには電源電圧■、４
が印加され、Ｎ−ＭＯ３Ｉ−ランジスタＴ Ｔｉ１ｌ
Ｔ＊！・・・・の各ソースには接地電位ＶＳＳが印加さ
れる。そして、各２つのトランジスタ回路（Ｔ、、、Ｔ
、２）、（Ｔ、、、Ｔ、、）。
・・・・を１組（１ビツト）とし、各組からの出力電圧
Ｖ、、Ｖ、、・・・・が走査信号として取出される。
Ｖ、、Ｖ、、・・・・が走査信号として取出される。
しかして、本例においては、２組の駆動パルスφ及び１
が供給されるトランジスタＱ、及びＱアのＷ／Ｌ （チ
ャンネル幅／チャンネル長）を各インバータ回路を構成
するトランジスタＴ２及びＴ、。
が供給されるトランジスタＱ、及びＱアのＷ／Ｌ （チ
ャンネル幅／チャンネル長）を各インバータ回路を構成
するトランジスタＴ２及びＴ、。
のＷ／Ｌより小さく設定する。即ち、初段についてみれ
ば、各トランジスタＴ Ｐｉ、Ｔｌｌ１＋ Ｑｐ＋及
びＱｌのチャンネル長りを同一として考えた場合、イン
バータ回路を構成するトランジスタＴ□及びＴ１の各チ
ャンネル幅をＷ （Ｔ−１）及びｗ （’ｒ、、）、２
相の駆動パルスφ及び１が供給されるトランジスタＱ□
及びＱｌの各チャンネル幅をＷ （Ｑｐ、）及びＷ（Ｑ
、、Ｉ）とすると、次式 ％式％（１） の関係に設定する。２段以降も同様に設定する。
ば、各トランジスタＴ Ｐｉ、Ｔｌｌ１＋ Ｑｐ＋及
びＱｌのチャンネル長りを同一として考えた場合、イン
バータ回路を構成するトランジスタＴ□及びＴ１の各チ
ャンネル幅をＷ （Ｔ−１）及びｗ （’ｒ、、）、２
相の駆動パルスφ及び１が供給されるトランジスタＱ□
及びＱｌの各チャンネル幅をＷ （Ｑｐ、）及びＷ（Ｑ
、、Ｉ）とすると、次式 ％式％（１） の関係に設定する。２段以降も同様に設定する。
従って、各トランジスタ回路Ｔ ｒｌ＋ ’ｒ、、、
Ｔｒ３・・・・において、２相の駆動パルスφ及び１が
供給されるトランジスタ（Ｑｐ、、Ｑ、、、）、（Ｑｐ
□、Ｑ、、□）。
Ｔｒ３・・・・において、２相の駆動パルスφ及び１が
供給されるトランジスタ（Ｑｐ、、Ｑ、、、）、（Ｑｐ
□、Ｑ、、□）。
（Ｑｐ３． Ｑ、３）・・・・の各ゲート容量がイン
バータ回路を構成するトランジスタ（’ｒｐ、、 ”ｒ
ｆｉ、） 。
バータ回路を構成するトランジスタ（’ｒｐ、、 ”ｒ
ｆｉ、） 。
（Ｔ、□、Ｔ、、□）、 （Ｔｐ３． Ｔ、、）・・・
・の各ゲート容量よりも小さく形成される。
・の各ゲート容量よりも小さく形成される。
次に、本例に係るシフトレジスタ（Ａ）の動作を第２図
及び第３図に基いて説明する。尚、本例では、２相の駆
動パルスφ及び１について、φを前段のインバータ回路
（図示せず）に通したものをＴとして使用し、このイン
バータ回路の遅延時間だけ位相がずれた場合を設定して
いるが、本質的には問題はない。また、第３図は、第２
図における各時間点ｔ１．ｔ２・・・・ｔ１９における
各段のトランジスタのオン、オフ状態をみたもので、○
がオン、×がオフを示す。
及び第３図に基いて説明する。尚、本例では、２相の駆
動パルスφ及び１について、φを前段のインバータ回路
（図示せず）に通したものをＴとして使用し、このイン
バータ回路の遅延時間だけ位相がずれた場合を設定して
いるが、本質的には問題はない。また、第３図は、第２
図における各時間点ｔ１．ｔ２・・・・ｔ１９における
各段のトランジスタのオン、オフ状態をみたもので、○
がオン、×がオフを示す。
まず、１．時において、φが低レベル、Ｔが高レベル、
■１が低レベルであることから、第３図の表口■に示す
ように、初段の各トランジスタＴ□＋ Ｑｐ＋＋ Ｑ□
及びＴ□は、夫々オン、オン。
■１が低レベルであることから、第３図の表口■に示す
ように、初段の各トランジスタＴ□＋ Ｑｐ＋＋ Ｑ□
及びＴ□は、夫々オン、オン。
オン及びオフとなされ、第２のノードＮ、における電位
■□は高レベルとなる。また、２段の各トランジスタＴ
□＋ （Ｌ＞ｚｔ Ｑゎ２及びＴ１が夫々オフ。
■□は高レベルとなる。また、２段の各トランジスタＴ
□＋ （Ｌ＞ｚｔ Ｑゎ２及びＴ１が夫々オフ。
オフ、オフ及びオンとなることがら、第３のノードＮ、
における電位、即ち第１の走査信号ｖｌは低レベルとな
る（表口■参照）。また、３段の各トランジスタＴ １
１３＋ Ｑｐｓ＋ Ｑ１１３及びＴ。、が夫々オン、オ
ン、オン及びオフとなることから、第４のノードＮ４の
電位ｖＡ３は高レベルとなる（表口■参照）。また、４
段の各トランジスタＴ 、４． Ｑ、４゜Ｑ、１４及び
Ｔイ、が夫々オフ、オフ、オフ及びオンとなることから
、第５のノードＮ５における電位、即ち第２の走査信号
■２は低レベルとなる（表口■参照）。以下、上記のよ
うな観点でｔｔ””’ｔ＋ｑ時についてみると、最初に
同期パルスＶ、を供給し、２相の駆動パルスφ及びＴを
順次供給することによって、各走査信号Ｖ＋、Ｖｚ、Ｖ
ｓ・・・、が順次その出力タイミングを遅らせて出力さ
れることになり、これら走査信号Ｖ＋、Ｖｚ、Ｖｓ・・
・・によ、て各画素が順次選択されることになる。
における電位、即ち第１の走査信号ｖｌは低レベルとな
る（表口■参照）。また、３段の各トランジスタＴ １
１３＋ Ｑｐｓ＋ Ｑ１１３及びＴ。、が夫々オン、オ
ン、オン及びオフとなることから、第４のノードＮ４の
電位ｖＡ３は高レベルとなる（表口■参照）。また、４
段の各トランジスタＴ 、４． Ｑ、４゜Ｑ、１４及び
Ｔイ、が夫々オフ、オフ、オフ及びオンとなることから
、第５のノードＮ５における電位、即ち第２の走査信号
■２は低レベルとなる（表口■参照）。以下、上記のよ
うな観点でｔｔ””’ｔ＋ｑ時についてみると、最初に
同期パルスＶ、を供給し、２相の駆動パルスφ及びＴを
順次供給することによって、各走査信号Ｖ＋、Ｖｚ、Ｖ
ｓ・・・、が順次その出力タイミングを遅らせて出力さ
れることになり、これら走査信号Ｖ＋、Ｖｚ、Ｖｓ・・
・・によ、て各画素が順次選択されることになる。
上記動作かられかるとおり、例えば上記シフトレジスタ
（Ａ）が水平走査回路のシフトレジスタである場合、各
ノード電位Ｖ ｉｎ＋ ＶＡｌ＋ ＶＡ３＋ＶａＳ・・
・・及び走査信号Ｖ、、Ｖ、、Ｖ、・・・・はｌ水平走
査期間に１回しか動作しないため、インパーク回路を構
成するトランジスタ（Ｔ□、Ｔ、、）。
（Ａ）が水平走査回路のシフトレジスタである場合、各
ノード電位Ｖ ｉｎ＋ ＶＡｌ＋ ＶＡ３＋ＶａＳ・・
・・及び走査信号Ｖ、、Ｖ、、Ｖ、・・・・はｌ水平走
査期間に１回しか動作しないため、インパーク回路を構
成するトランジスタ（Ｔ□、Ｔ、、）。
（Ｔｐｚ、 Ｔ、、ｔ）・・・・は１水平走査期間に１
回だけオン、オフすることになる。之に対し、２相の駆
動パルスφ及び１は常に動いているため、２相の駆動パ
ルスφ及びＴが供給されるトランジスタ（Ｑｌ、Ｑｏ）
、（Ｑ−、ＱＲｌ）”は、上記トランジスタ（Ｔ□、Ｔ
、、＋）、（Ｔ−ｚ、Ｔ−ｚ）・・・・と比してそのオ
ン、オフの回数が非常に多い。従って、シフトレジスタ
（Ａ）の消費電力は、トランジスタ（Ｑ、、、Ｑ、、）
、（Ｑｐ□、Ｑ、、） ・−−−のゲート容量に比例す
ることになる。反対に、トランジスタ（Ｔｐｌ、 Ｔ□
）、（Ｔ□、Ｔ１）・・・・のゲート容量が多少大きく
ても消費電力の増減にはあまり影響がない。
回だけオン、オフすることになる。之に対し、２相の駆
動パルスφ及び１は常に動いているため、２相の駆動パ
ルスφ及びＴが供給されるトランジスタ（Ｑｌ、Ｑｏ）
、（Ｑ−、ＱＲｌ）”は、上記トランジスタ（Ｔ□、Ｔ
、、＋）、（Ｔ−ｚ、Ｔ−ｚ）・・・・と比してそのオ
ン、オフの回数が非常に多い。従って、シフトレジスタ
（Ａ）の消費電力は、トランジスタ（Ｑ、、、Ｑ、、）
、（Ｑｐ□、Ｑ、、） ・−−−のゲート容量に比例す
ることになる。反対に、トランジスタ（Ｔｐｌ、 Ｔ□
）、（Ｔ□、Ｔ１）・・・・のゲート容量が多少大きく
ても消費電力の増減にはあまり影響がない。
このことから、トランジスタ（Ｑ、、、Ｑｌ）。
（Ｑｐ、、Ｑア２）・・・・のゲート容量が消費電力の
増減に深くかかわりをもつことになるが、本例では、ト
ランジスタ（Ｑｐ、、Ｑ、、）、 （Ｑ、、、Ｑ、、
） ・・・・のＷ／Ｌをトランジスタ（Ｔ、、、Ｔ１）
、（Ｔｐｌ。
増減に深くかかわりをもつことになるが、本例では、ト
ランジスタ（Ｑｐ、、Ｑ、、）、 （Ｑ、、、Ｑ、、
） ・・・・のＷ／Ｌをトランジスタ（Ｔ、、、Ｔ１）
、（Ｔｐｌ。
’ｒ、ｚ）・−・・のＷ／Ｌよりも小さく設定して、ト
ランジスタ（Ｑ□、 Ｑｌ）、 （Ｑ−ｚ、 Ｑ、、
ｚ）・・・・のゲート容量を小さくするようにしている
ため、シフトレジスタ（Ａ）にかかる消費電力を大幅に
減らすことができる。
ランジスタ（Ｑ□、 Ｑｌ）、 （Ｑ−ｚ、 Ｑ、、
ｚ）・・・・のゲート容量を小さくするようにしている
ため、シフトレジスタ（Ａ）にかかる消費電力を大幅に
減らすことができる。
また、各段におけるトランジスタ回路Ｔ ｒ ｌ ＋Ｔ
ｒ２・・・・の応答速度に影響を与える時定数は、例え
ば１翅目のトランジスタ回路Ｔｒｌ及びＴ、の時定数τ
についてみると、トランジスタＱ□及びＴｏの直列抵抗
（ｒ （Ｑ−＋） 十ｒ （Ｔ−＋） ）と、配線容量
ＣＬ、）ランジスタＴｐ！及びＴ１のゲート容量Ｃ（Ｔ
ｐｚ） 十ｃ （Ｔ、ｚ）の和、即ち負荷容量（ＣＬ＋
Ｃ（Ｔｐｚ） ＋ Ｃ（Ｔ−ｚ） ） （７）積に等
しくなる。
ｒ２・・・・の応答速度に影響を与える時定数は、例え
ば１翅目のトランジスタ回路Ｔｒｌ及びＴ、の時定数τ
についてみると、トランジスタＱ□及びＴｏの直列抵抗
（ｒ （Ｑ−＋） 十ｒ （Ｔ−＋） ）と、配線容量
ＣＬ、）ランジスタＴｐ！及びＴ１のゲート容量Ｃ（Ｔ
ｐｚ） 十ｃ （Ｔ、ｚ）の和、即ち負荷容量（ＣＬ＋
Ｃ（Ｔｐｚ） ＋ Ｃ（Ｔ−ｚ） ） （７）積に等
しくなる。
ｒ＝ ［ｒ （Ｑｎ＋） ＋ｒ （Ｔａ＋） ）
ｘ（Ｃｔ＋Ｃ（Ｔｐｚ） ＋ Ｃ（Ｔｎｚ） ）・・・
・（３） このとき、本例の如くトランジスタＱ、、ｌのチャンネ
ル幅Ｗ（Ｑ、、＋）を小さくすると、トランジスタＱ０
のオン抵抗ｒ （Ｑ□）は大きくなるが、直列抵抗（ｒ
（Ｑ−＋） ＋ ｒ （Ｔ□）〕が所定の大きさにな
ればよく、トランジスタＴ、、ｌのチャンネル幅ｗ （
Ｔ、Ｉ）をその分大きくして直列抵抗（ｒ （Ｑ□）＋
ｒ（Ｔ□））が所定の大きさになるように調整すればよ
い。従って、トランジスタ（Ｑ□、Ｑ、、）、（Ｑｐｚ
、Ｑゎ２）・・・・におけるチャンネル幅の縮小化に伴
なう時定数の増大化を回避させることができる。
ｘ（Ｃｔ＋Ｃ（Ｔｐｚ） ＋ Ｃ（Ｔｎｚ） ）・・・
・（３） このとき、本例の如くトランジスタＱ、、ｌのチャンネ
ル幅Ｗ（Ｑ、、＋）を小さくすると、トランジスタＱ０
のオン抵抗ｒ （Ｑ□）は大きくなるが、直列抵抗（ｒ
（Ｑ−＋） ＋ ｒ （Ｔ□）〕が所定の大きさにな
ればよく、トランジスタＴ、、ｌのチャンネル幅ｗ （
Ｔ、Ｉ）をその分大きくして直列抵抗（ｒ （Ｑ□）＋
ｒ（Ｔ□））が所定の大きさになるように調整すればよ
い。従って、トランジスタ（Ｑ□、Ｑ、、）、（Ｑｐｚ
、Ｑゎ２）・・・・におけるチャンネル幅の縮小化に伴
なう時定数の増大化を回避させることができる。
上述の如く、本例によれば、常に動作している２相の駆
動パルスφ及び１が供給されるトランジスタ（ＱｐＩ、
Ｑｌ）、 （Ｑｐｚ、 Ｑ、、ｒ）・・・・のゲ
ート容量を小さくするようにしたので、シフトレジスタ
（Ａ）における消費電力の低減化を図ることができる。
動パルスφ及び１が供給されるトランジスタ（ＱｐＩ、
Ｑｌ）、 （Ｑｐｚ、 Ｑ、、ｒ）・・・・のゲ
ート容量を小さくするようにしたので、シフトレジスタ
（Ａ）における消費電力の低減化を図ることができる。
また、Ｃ−ＭＯ３構成のダイナミック・フリップフロッ
プ回路を使用してシフトレジスタ（Ａ）を構成したので
、ゲート電圧を入力信号レベル以上に上げる必要がなく
なり、その結果、ブートストラップ容量の形成が省略で
き、プロセス設計上有利になると共に、微細化設計にお
いてもゲート耐圧上の高信顛性化を図ることができる。
プ回路を使用してシフトレジスタ（Ａ）を構成したので
、ゲート電圧を入力信号レベル以上に上げる必要がなく
なり、その結果、ブートストラップ容量の形成が省略で
き、プロセス設計上有利になると共に、微細化設計にお
いてもゲート耐圧上の高信顛性化を図ることができる。
また、シフトレジスタ（Ａ）から出力される出力信号Ｖ
、、Ｖ、・・・・の出力レベルに関し、接地電位ＶＳＳ
を基準にすることが可能となるため、低レベルにおける
レベル変動等は生ぜず、レベル変動によるノイズの発生
を防止することができる。
、、Ｖ、・・・・の出力レベルに関し、接地電位ＶＳＳ
を基準にすることが可能となるため、低レベルにおける
レベル変動等は生ぜず、レベル変動によるノイズの発生
を防止することができる。
ところで、第１図で示すシフトレジスタ（Ａ）は、各ト
ランジスタ回路Ｔ ｒｌ＋ Ｔｒ！・・・・に対し、２
相の駆動パルスφ及び１が交互に供給されることから、
実際の配線ではたすき掛けとなる。この場合、２相の駆
動パルスφ及びＴは互いに逆相であるため、たすき掛は
部分の配線容量（即ち、トランジスタ回路Ｔ、、、Ｔ、
、・・・・における入力容量）が増大化し、消費電力の
増大化並びに応答速度の遅延化が発生するというおそれ
がある。
ランジスタ回路Ｔ ｒｌ＋ Ｔｒ！・・・・に対し、２
相の駆動パルスφ及び１が交互に供給されることから、
実際の配線ではたすき掛けとなる。この場合、２相の駆
動パルスφ及びＴは互いに逆相であるため、たすき掛は
部分の配線容量（即ち、トランジスタ回路Ｔ、、、Ｔ、
、・・・・における入力容量）が増大化し、消費電力の
増大化並びに応答速度の遅延化が発生するというおそれ
がある。
そこで、本例では、２相の駆動パルスφ及びＴの配線を
互いに交叉させないように、はぼ平行に形成する。例え
ば第４図に示すように、ビ・ントの配列ピッチに余裕が
ある場合には、各段のトランジスタ回路Ｔ ｒｌ＋ Ｔ
ｒ２・・・・を構成するＰ−ＭＯＳトランジスタスタ及
びＱ、とＮ−ＭＯＳ トランジスタＴ。及び第７を各段
毎に入れ換えて配置する。
互いに交叉させないように、はぼ平行に形成する。例え
ば第４図に示すように、ビ・ントの配列ピッチに余裕が
ある場合には、各段のトランジスタ回路Ｔ ｒｌ＋ Ｔ
ｒ２・・・・を構成するＰ−ＭＯＳトランジスタスタ及
びＱ、とＮ−ＭＯＳ トランジスタＴ。及び第７を各段
毎に入れ換えて配置する。
即ち、初段においては、第１図と同様に、図面上、上半
分にＰ−ＭＯＳトランジスタスタ、及びＱｐ＋を配置し
、下半分にＮ−ＭＯＳ トランジスタＱ。１及びＴ１を
配置する。次の２段においては、図面上、上半分に今度
はＮ−ＭＯＳトランジスタスタ□及びＱ、、２を配置し
、下半分にＰ−ＭＯＳ）ランジスタＱｐｔ及びＴｐ□を
配置する。以下同様に各段毎に２ＭＯ３）ランジスタＴ
ｐ及びＱｐとＮ−ＭＯＳトランジスタスタ、及び第７を
入れ換えて配置する。
分にＰ−ＭＯＳトランジスタスタ、及びＱｐ＋を配置し
、下半分にＮ−ＭＯＳ トランジスタＱ。１及びＴ１を
配置する。次の２段においては、図面上、上半分に今度
はＮ−ＭＯＳトランジスタスタ□及びＱ、、２を配置し
、下半分にＰ−ＭＯＳ）ランジスタＱｐｔ及びＴｐ□を
配置する。以下同様に各段毎に２ＭＯ３）ランジスタＴ
ｐ及びＱｐとＮ−ＭＯＳトランジスタスタ、及び第７を
入れ換えて配置する。
このように構成すれば、２相の駆動パルスφ及び１の配
線を互いに交叉させることなく形成することができる。
線を互いに交叉させることなく形成することができる。
一方、ビットの配列ピッチに余裕がない場合には、第５
図に示すように、各段のトランジスタ回路Ｔ ｒｌ＋
Ｔｒ！・・・・を各段毎に千鳥状に配置して、奇数段に
関するトランジスタ回路Ｔ ｒｌ＋ Ｔｒ３・・・・が
並ぶ第１の回路群Ｔ ｒ ｔ Ｒ−１と偶数段に関する
トランジスタ回路Ｔ 、、、 Ｔ、、・・・・が並ぶ第
２の回路群Ｔ ｒ ２ ｈとに分け、更に、第１の回路
群Ｔ ｒ Ｚ ｎ −１に関するトランジスタ回路Ｔｒ
＋、 ”ｒｒｉ・・・・におけるＰ−ＭＯＳ）ランジス
タＴｐ、Ｑｐ及びＮ−ＭＯＳ）ランジスタＱ、、Ｔ、、
の並びと、第２の回路群Ｔ ｒ Ｚ ｎに関するトラン
ジスタ回路Ｔ ｒｚ＋ Ｔｒａ・・・・におけるＰ−Ｍ
ＯＳ）ランジスタＴｐ、Ｑｐ及びＮ−ＭＯＳ ）ランジ
スタＱ、ｌ、Ｔ、ｌの並びを夫々変えて配置する。そし
て、２相の駆動パルスφ及びＴの配線を第１の回路群Ｔ
ｒ ｔ ｈ −１と第２の回路群Ｔ ｒ ２ ｎに夫
々形成する。即ち、２相の駆動パルスφ及びＴの配線は
、２本ずつ形成されることになる。このように構成すれ
ば、第４図と同様に２相の駆動パルスφ及びＴの配線を
互いに交叉させることなく形成することができる。
図に示すように、各段のトランジスタ回路Ｔ ｒｌ＋
Ｔｒ！・・・・を各段毎に千鳥状に配置して、奇数段に
関するトランジスタ回路Ｔ ｒｌ＋ Ｔｒ３・・・・が
並ぶ第１の回路群Ｔ ｒ ｔ Ｒ−１と偶数段に関する
トランジスタ回路Ｔ 、、、 Ｔ、、・・・・が並ぶ第
２の回路群Ｔ ｒ ２ ｈとに分け、更に、第１の回路
群Ｔ ｒ Ｚ ｎ −１に関するトランジスタ回路Ｔｒ
＋、 ”ｒｒｉ・・・・におけるＰ−ＭＯＳ）ランジス
タＴｐ、Ｑｐ及びＮ−ＭＯＳ）ランジスタＱ、、Ｔ、、
の並びと、第２の回路群Ｔ ｒ Ｚ ｎに関するトラン
ジスタ回路Ｔ ｒｚ＋ Ｔｒａ・・・・におけるＰ−Ｍ
ＯＳ）ランジスタＴｐ、Ｑｐ及びＮ−ＭＯＳ ）ランジ
スタＱ、ｌ、Ｔ、ｌの並びを夫々変えて配置する。そし
て、２相の駆動パルスφ及びＴの配線を第１の回路群Ｔ
ｒ ｔ ｈ −１と第２の回路群Ｔ ｒ ２ ｎに夫
々形成する。即ち、２相の駆動パルスφ及びＴの配線は
、２本ずつ形成されることになる。このように構成すれ
ば、第４図と同様に２相の駆動パルスφ及びＴの配線を
互いに交叉させることなく形成することができる。
上述の如く、第４図及び第５図のシフトレジスタによれ
ば、２相の駆動パルスφ及びＴの配線が互いに交叉する
ことがないため、その配線容量が低減化され、消費電力
の低減化並びに応答速度の高速化を実現させることかで
きる。もちろん、第１図で示したＷ／Ｌ（チャンネル幅
／チャンネル長）の関係を第４図及び第５図のシフトレ
ジスタに適用することができ、この場合、消費電力の低
減化並びに応答速度の高速化を更に効率よく図ることが
できる。
ば、２相の駆動パルスφ及びＴの配線が互いに交叉する
ことがないため、その配線容量が低減化され、消費電力
の低減化並びに応答速度の高速化を実現させることかで
きる。もちろん、第１図で示したＷ／Ｌ（チャンネル幅
／チャンネル長）の関係を第４図及び第５図のシフトレ
ジスタに適用することができ、この場合、消費電力の低
減化並びに応答速度の高速化を更に効率よく図ることが
できる。
本発明に係るシフトレジスタによれば、通常、固体撮像
素子のシフトレジスタとして用いられているブートスト
ラップ効果を利用したシフトレジスタの欠点を全て排除
でき、しかも消費電力の低減化をも図ることができる。
素子のシフトレジスタとして用いられているブートスト
ラップ効果を利用したシフトレジスタの欠点を全て排除
でき、しかも消費電力の低減化をも図ることができる。
第１図は本実施例に係るシフトレジスタの構成を示す回
路図、第２図はその動作を示す波形図、第３図は各トラ
ンジスタの動作を示す表口、第４図は本実施例の変形例
を示す回路図、第５図は本実施例の他の変形例を示す回
路図、第６図は従来例に係るシフトレジスタを示す回路
図、第７図はその動作を示す波形図、第８図は従来例に
係る出力波形を示す特性図である。 （Ａ）はシフトレジスタ、Ｔｒｌ〜Ｔｒ＆はトランジス
タ回路、Ｔ ｐ ｌ−Ｔ ｐ、及びＱ□〜ＱｐｂはＰ−
ＭＯＳ）ラ−７ジスタ、Ｔ ｎ ｌ ”” Ｔ ｎ ｂ
及びＱ１〜Ｑ、、１．はＮ−ＭＯＳ）ランジスタである
。 代 理 人 松 隈 秀 盛 本実流分°１の変形グツを示す回路図 第４図 第５図 従来イタ”りを示す回路Ｃ≧コ 第６図 従来イタ″ｊの動作を示を波形図 第７図 ｔｏｏ ＋ｓ。 時間
路図、第２図はその動作を示す波形図、第３図は各トラ
ンジスタの動作を示す表口、第４図は本実施例の変形例
を示す回路図、第５図は本実施例の他の変形例を示す回
路図、第６図は従来例に係るシフトレジスタを示す回路
図、第７図はその動作を示す波形図、第８図は従来例に
係る出力波形を示す特性図である。 （Ａ）はシフトレジスタ、Ｔｒｌ〜Ｔｒ＆はトランジス
タ回路、Ｔ ｐ ｌ−Ｔ ｐ、及びＱ□〜ＱｐｂはＰ−
ＭＯＳ）ラ−７ジスタ、Ｔ ｎ ｌ ”” Ｔ ｎ ｂ
及びＱ１〜Ｑ、、１．はＮ−ＭＯＳ）ランジスタである
。 代 理 人 松 隈 秀 盛 本実流分°１の変形グツを示す回路図 第４図 第５図 従来イタ”りを示す回路Ｃ≧コ 第６図 従来イタ″ｊの動作を示を波形図 第７図 ｔｏｏ ＋ｓ。 時間
Claims (1)
- 【特許請求の範囲】 ノード電圧が印加されるインバータ回路を構成する複
数のトランジスタ間に、２相の駆動パルスが供給される
複数のトランジスタを接続してなるトランジスタ回路が
多段に配されて成るシフトレジスタにおいて、 上記２相の駆動パルスが供給されるトランジスタのゲー
ト容量を上記インバータ回路を構成するトランジスタの
ゲート容量よりも小さくしてなるシフトレジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2133229A JP3047430B2 (ja) | 1990-05-23 | 1990-05-23 | シフトレジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2133229A JP3047430B2 (ja) | 1990-05-23 | 1990-05-23 | シフトレジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0428097A true JPH0428097A (ja) | 1992-01-30 |
| JP3047430B2 JP3047430B2 (ja) | 2000-05-29 |
Family
ID=15099747
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2133229A Expired - Fee Related JP3047430B2 (ja) | 1990-05-23 | 1990-05-23 | シフトレジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3047430B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100393750B1 (ko) * | 2000-05-31 | 2003-08-27 | 가시오게산키 가부시키가이샤 | 시프트레지스터 및 전자장치 |
| JP2013062014A (ja) * | 2011-08-24 | 2013-04-04 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
-
1990
- 1990-05-23 JP JP2133229A patent/JP3047430B2/ja not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100393750B1 (ko) * | 2000-05-31 | 2003-08-27 | 가시오게산키 가부시키가이샤 | 시프트레지스터 및 전자장치 |
| JP2013062014A (ja) * | 2011-08-24 | 2013-04-04 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3047430B2 (ja) | 2000-05-29 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080324 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090324 Year of fee payment: 9 |
|
| LAPS | Cancellation because of no payment of annual fees |