JPH0427695B2 - - Google Patents
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- JPH0427695B2 JPH0427695B2 JP56099729A JP9972981A JPH0427695B2 JP H0427695 B2 JPH0427695 B2 JP H0427695B2 JP 56099729 A JP56099729 A JP 56099729A JP 9972981 A JP9972981 A JP 9972981A JP H0427695 B2 JPH0427695 B2 JP H0427695B2
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
- H01L21/76264—SOI together with lateral isolation, e.g. using local oxidation of silicon, or dielectric or polycristalline material refilled trench or air gap isolation regions, e.g. completely isolated semiconductor islands
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L21/76283—Lateral isolation by refilling of trenches with dielectric material
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Description
【発明の詳細な説明】
本発明は半導体基板の両表面に絶縁層を形成
し、その後該半導体基板内に絶縁性を与える物質
をイオン注入し、任意の深さの所に絶縁領域を該
絶縁領域上の半導体単結晶領域の結晶性を損ねる
ことなく形成することにより、該半導体単結晶領
域に形成されたトランジスタ等素子の高性能化及
び高信頼化を図つた半導体装置の製造方法に関す
るものである。
し、その後該半導体基板内に絶縁性を与える物質
をイオン注入し、任意の深さの所に絶縁領域を該
絶縁領域上の半導体単結晶領域の結晶性を損ねる
ことなく形成することにより、該半導体単結晶領
域に形成されたトランジスタ等素子の高性能化及
び高信頼化を図つた半導体装置の製造方法に関す
るものである。
従来、斯種半導体装置においては、半導体基板
として例えばシリコン基板内に絶縁層を形成する
場合、第１図に示すようにシリコン基板１に、例
えば酸素イオン注入して酸素イオン注入領域２を
形成した後、第２図に示すように該シリコン基板
１を不活性ガス、例えばアルゴンガス中で高温加
熱して該注入領域２を絶縁物質たるシリコン酸化
領域３として形成するものであつた。しかしなが
らこの方法においては、高温加熱後の冷却過程に
おいて、シリコン酸化領域３の熱膨脹係数がシリ
コン基板１の熱膨脹係数の約10分の１と小さいた
め、第２図に示されるように、シリコン基板１の
表面の中央部が凸形になるようにシリコン基板１
が湾曲する。このため従来装置はシリコン基板１
の表面層４に、歪に起因した結晶欠陥、ひび割れ
等が発生し、該シリコン基板１上にエピタキシヤ
ル層形成あるいは直接不純物拡散等により素子を
形成することがでない欠点を有するものであつ
た。
として例えばシリコン基板内に絶縁層を形成する
場合、第１図に示すようにシリコン基板１に、例
えば酸素イオン注入して酸素イオン注入領域２を
形成した後、第２図に示すように該シリコン基板
１を不活性ガス、例えばアルゴンガス中で高温加
熱して該注入領域２を絶縁物質たるシリコン酸化
領域３として形成するものであつた。しかしなが
らこの方法においては、高温加熱後の冷却過程に
おいて、シリコン酸化領域３の熱膨脹係数がシリ
コン基板１の熱膨脹係数の約10分の１と小さいた
め、第２図に示されるように、シリコン基板１の
表面の中央部が凸形になるようにシリコン基板１
が湾曲する。このため従来装置はシリコン基板１
の表面層４に、歪に起因した結晶欠陥、ひび割れ
等が発生し、該シリコン基板１上にエピタキシヤ
ル層形成あるいは直接不純物拡散等により素子を
形成することがでない欠点を有するものであつ
た。
このため従来、上記欠点を解決するものとし
て、第３図に示したSOS型構造を有する半導体装
置が発表されている。これは絶縁物であるサフア
イア基板５の表面にエピタキシヤル成長法によつ
て単結晶シリコン層を形成し、通常のフオトリソ
グラフイとそれに続く選択エツチングによつて該
単結晶シリコン層を島状６（以後シリコンアイラ
ンド６という）に加工し、該シリコンアイランド
６表面にシリコン酸化膜７を形成し、これを
MOSFETのゲート絶縁膜として用いるものであ
る。しかし、この構造においては、シリコンアイ
ランド６上のシリコン酸化膜７とサフイア基板５
の境界に第３図に８として示したように微小間隙
あるいはクラツクを生じ、この部分において絶縁
特性の不良及び界面準位の増大等の素子特性が劣
化しやすい欠点を有するものであつた。
て、第３図に示したSOS型構造を有する半導体装
置が発表されている。これは絶縁物であるサフア
イア基板５の表面にエピタキシヤル成長法によつ
て単結晶シリコン層を形成し、通常のフオトリソ
グラフイとそれに続く選択エツチングによつて該
単結晶シリコン層を島状６（以後シリコンアイラ
ンド６という）に加工し、該シリコンアイランド
６表面にシリコン酸化膜７を形成し、これを
MOSFETのゲート絶縁膜として用いるものであ
る。しかし、この構造においては、シリコンアイ
ランド６上のシリコン酸化膜７とサフイア基板５
の境界に第３図に８として示したように微小間隙
あるいはクラツクを生じ、この部分において絶縁
特性の不良及び界面準位の増大等の素子特性が劣
化しやすい欠点を有するものであつた。
本発明は、以上に述べた欠点を除去し得る新規
な構造を有する半導体装置の製造方法を提供する
もので、以下図面について詳細に説明する。
な構造を有する半導体装置の製造方法を提供する
もので、以下図面について詳細に説明する。
第４図は本発明の特徴とするシリコン基板１内
の任意の位置に該シリコン基板１に歪を与えずに
絶縁領域を形成する技術を用いた実施例を示すも
のである。まず、第４図Ａに示すように、シリコ
ン基板１の両面に1000〓の厚さのシリコン酸化膜
９，９′を形成し、この上にイオン注入に対する
マスク物質１０を形成し、通常のホトリングラフ
イと選択エツチングによりイオン注入すべき領域
のみ該マスク物質１０を除去する。本実施例では
イオン注入に対するマスク物質１０として、
CVD法で堆積させた1μmの厚さのシリコン酸化
膜を用いた。
の任意の位置に該シリコン基板１に歪を与えずに
絶縁領域を形成する技術を用いた実施例を示すも
のである。まず、第４図Ａに示すように、シリコ
ン基板１の両面に1000〓の厚さのシリコン酸化膜
９，９′を形成し、この上にイオン注入に対する
マスク物質１０を形成し、通常のホトリングラフ
イと選択エツチングによりイオン注入すべき領域
のみ該マスク物質１０を除去する。本実施例では
イオン注入に対するマスク物質１０として、
CVD法で堆積させた1μmの厚さのシリコン酸化
膜を用いた。
次に第４図Ｂは酸素をイオン注入エネルギー30
〜150KeVの間で連続可変しながら注入量24×
1018cm-2を注入し、シリコン基板１の表面から任
意の深さにわたつて酸素注入領域１１を形成した
ものである。次に第４図Ｃはマスク物質１０とシ
リコン酸化膜９，９′をエツチングにより除去し
たものである。
〜150KeVの間で連続可変しながら注入量24×
1018cm-2を注入し、シリコン基板１の表面から任
意の深さにわたつて酸素注入領域１１を形成した
ものである。次に第４図Ｃはマスク物質１０とシ
リコン酸化膜９，９′をエツチングにより除去し
たものである。
この場合、酸化注入領域１１は未だ絶縁性化合
物を形成しておらず、したがつて、シリコン基板
表面のシリコン酸化膜９，９′を除去しても該シ
リコン基板１は湾曲することはない。
物を形成しておらず、したがつて、シリコン基板
表面のシリコン酸化膜９，９′を除去しても該シ
リコン基板１は湾曲することはない。
第４図Ｄは上記シリコン基板１の表面に酸素雰
囲気中、温度1100℃、時間24分の酸化条件で該シ
リコン基板１の表面にMOSFETのゲート絶縁膜
として厚さ700〓のシリコン酸化膜７及びシリコ
ン基板１の表面にシリコン酸化膜７′を形成し、
引き続いてゲート電極としてポリシリコン１２を
厚さ5000〓形成し、更にその上にイオン注入に対
するマスク物１３を形成する。本実施例において
はマスク物質としてCVD法によるシリコン酸化
膜を1μm形成した。この工程において、酸素注入
領域１１は、シリコン酸化膜７の形成のための高
温処理により絶縁領域たるシリコン酸化領域３に
変わる。なお、この工程においてシリコン酸化膜
７，７′は当然シリコン基板１の両面に形成され
るため該シリコン基板１が湾曲することはない。
囲気中、温度1100℃、時間24分の酸化条件で該シ
リコン基板１の表面にMOSFETのゲート絶縁膜
として厚さ700〓のシリコン酸化膜７及びシリコ
ン基板１の表面にシリコン酸化膜７′を形成し、
引き続いてゲート電極としてポリシリコン１２を
厚さ5000〓形成し、更にその上にイオン注入に対
するマスク物１３を形成する。本実施例において
はマスク物質としてCVD法によるシリコン酸化
膜を1μm形成した。この工程において、酸素注入
領域１１は、シリコン酸化膜７の形成のための高
温処理により絶縁領域たるシリコン酸化領域３に
変わる。なお、この工程においてシリコン酸化膜
７，７′は当然シリコン基板１の両面に形成され
るため該シリコン基板１が湾曲することはない。
第４図Ｅはシリコン酸化膜７上のポリシリコン
１２及びイオン注入用マスクたるシリコン酸化膜
１３を通常のフオトリソグラフイと選択エツチン
グによつてゲート電極１２′の形状に加工し、次
いで、これをマスクとして絶縁性を与える物質を
イオン注入する。実施例は酸素をエネルギー
150KeV、注入量1.2×1018cm-2でイオン注入し、
引き続き温度1150℃、２時間の加熱処理をおこな
い、図に示すようにシリコン基板１の表面側から
所定の深さに絶縁性化合物たるシリコン酸化領域
３′を前記シリコン酸化領域３と境界を作ること
なく連接して形成したものである。
１２及びイオン注入用マスクたるシリコン酸化膜
１３を通常のフオトリソグラフイと選択エツチン
グによつてゲート電極１２′の形状に加工し、次
いで、これをマスクとして絶縁性を与える物質を
イオン注入する。実施例は酸素をエネルギー
150KeV、注入量1.2×1018cm-2でイオン注入し、
引き続き温度1150℃、２時間の加熱処理をおこな
い、図に示すようにシリコン基板１の表面側から
所定の深さに絶縁性化合物たるシリコン酸化領域
３′を前記シリコン酸化領域３と境界を作ること
なく連接して形成したものである。
次に、通常のMOSFET製作法によつて、ソー
ス・ドレーン領域１４に不純物を導入する。実施
例においては前記シリコン基板をＮ型としＰ型の
不純物を導入した。引き続き層間絶縁膜１５とソ
ース・ドレーン電極１６を形成し、第４図Ｆに示
すようなMOSFETが完成する。この図から明ら
かなごとく、ソース・ドレーン領域１４の周囲は
チヤンネル側を除いて完全に絶縁性化合物たるシ
リコン酸化領域３，３′で覆われており、したが
つてチヤンネル側を除いてはPN接合を形成する
ことはなく、接合容量を大幅に低減でるき。ま
た、通常のLOCOS法のように絶縁領域の端部に
いわゆるバードビークを生じることがなく、特性
劣化の点においても非常に有利である。更に一般
にPN接合は宇宙空間における放射線に遭遇する
と特性が著しく劣化するが、本願発明の装置は
PN接合領域は極めて少ないことから上記環境に
おいても信頼性が高いものである。
ス・ドレーン領域１４に不純物を導入する。実施
例においては前記シリコン基板をＮ型としＰ型の
不純物を導入した。引き続き層間絶縁膜１５とソ
ース・ドレーン電極１６を形成し、第４図Ｆに示
すようなMOSFETが完成する。この図から明ら
かなごとく、ソース・ドレーン領域１４の周囲は
チヤンネル側を除いて完全に絶縁性化合物たるシ
リコン酸化領域３，３′で覆われており、したが
つてチヤンネル側を除いてはPN接合を形成する
ことはなく、接合容量を大幅に低減でるき。ま
た、通常のLOCOS法のように絶縁領域の端部に
いわゆるバードビークを生じることがなく、特性
劣化の点においても非常に有利である。更に一般
にPN接合は宇宙空間における放射線に遭遇する
と特性が著しく劣化するが、本願発明の装置は
PN接合領域は極めて少ないことから上記環境に
おいても信頼性が高いものである。
以上が本発明の半導体装置の製造方法の説明であ
り、ここで本発明の特徴及び利点を個条書きにす
れば次のようになる。
り、ここで本発明の特徴及び利点を個条書きにす
れば次のようになる。
(1) シリコン基板表面から裏面に至る任意の場所
に該シリコン基板表面に結晶欠陥を引き起こす
ことなく、また該基板が湾曲し、歪みやひび割
れを発生することなく絶縁領域を形成できる。
に該シリコン基板表面に結晶欠陥を引き起こす
ことなく、また該基板が湾曲し、歪みやひび割
れを発生することなく絶縁領域を形成できる。
(2) 本発明の半導体装置の製造方法によれば、ゲ
ート電極直下のチヤネル領域にはイオン注入が
全く行われないので、本来の単結晶性が全く損
なわれない。したがつて歩留りや信頼性を損ね
ることはなく、またキヤリアの移動度は高いの
で、接合容量低減の分だけ装置の動作速度が速
くなる。
ート電極直下のチヤネル領域にはイオン注入が
全く行われないので、本来の単結晶性が全く損
なわれない。したがつて歩留りや信頼性を損ね
ることはなく、またキヤリアの移動度は高いの
で、接合容量低減の分だけ装置の動作速度が速
くなる。
(3) 本発明の半導体装置の製造方法によれば、チ
ヤンネル側を除いてPN接合を形成しないので
接合容量が大幅に低減でき、素子の高速化、高
集積化が図れる。更に、宇宙空間における放射
線に遭遇した場合、特性の劣化が著しいPN接
合領域が極めて少ないため、かかる環境におい
ても素子特性が劣化しない利点がある。
ヤンネル側を除いてPN接合を形成しないので
接合容量が大幅に低減でき、素子の高速化、高
集積化が図れる。更に、宇宙空間における放射
線に遭遇した場合、特性の劣化が著しいPN接
合領域が極めて少ないため、かかる環境におい
ても素子特性が劣化しない利点がある。
第１図及び第２図は従来の半導体装置における
半導体基板内に絶縁領域を形成する方法を示す
図、第３図は従来の半導体装置の断面図、第４図
は本発明による半導体装置の実施例を示す断面図
である。 １……シリコン基板、２……イオン注入領域、
３，３′……シリコン酸化領域、４……シリコン
基板表面、５……サフアイア基板、６……シリコ
ンアイランド、７，７′……シリコン酸化膜、８
……微小間隙あるいはクラツク、９，９′……絶
縁膜、１０……イオン注入マスク物質、１１……
酸素注入領域、１２，１２′……ゲート電極、１
３……イオン注入マスク物質、１４……ソース・
ドレーン領域、１５……層間絶縁膜、１６……ソ
ース・ドレーン電極。
半導体基板内に絶縁領域を形成する方法を示す
図、第３図は従来の半導体装置の断面図、第４図
は本発明による半導体装置の実施例を示す断面図
である。 １……シリコン基板、２……イオン注入領域、
３，３′……シリコン酸化領域、４……シリコン
基板表面、５……サフアイア基板、６……シリコ
ンアイランド、７，７′……シリコン酸化膜、８
……微小間隙あるいはクラツク、９，９′……絶
縁膜、１０……イオン注入マスク物質、１１……
酸素注入領域、１２，１２′……ゲート電極、１
３……イオン注入マスク物質、１４……ソース・
ドレーン領域、１５……層間絶縁膜、１６……ソ
ース・ドレーン電極。
Claims (1)
- １ 半導体基板の両面に加熱により絶縁層を形成
し、該絶縁層の一方の面上にイオン注入に対する
第１のマスク物質を付着させ、フオトリソグラフ
イ及びエツチングにより該第一のマスク物質に素
子を形成する領域を覆うパタンを形成する工程
と、該パタンをマスクとして、前記基板と化合し
て絶縁物を形成するイオン種を、注入エネルギー
を連続可変しながらイオン注入し、絶縁性化合物
を形成する工程と、前記第一のマスク物質及び前
記絶縁層を除去した後、前記半導体基板の両面に
ゲート酸化膜を形成し、該ゲート酸化膜の前記一
方の面上にゲート電極物質とイオン注入に対する
第二のマスク物質を順次付着させる工程と、フオ
トリソグラフイ及びエツチングにより前記第二の
マスク物質及び前記ゲート電極物質を前記素子を
形成する領域内に所望のゲート電極の形状に加工
する工程と、前記半導体基板と化合して絶縁物を
形成するイオン種を、前記所望の形状に加工した
第二のマスク物質とゲート電極をマスクとして前
記半導体基板の前記一方の面側から所定の深さに
イオン注入し、絶縁性化合物を形成する工程と、
前記第二のマスク物質を除去する工程と、前記所
望の形状に加工したゲート電極をマスクとして前
記素子を形成する領域に、ソース、ドレイン領域
を形成する工程とを少なくとも含むことを特徴と
する半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9972981A JPS5743468A (en) | 1981-06-29 | 1981-06-29 | Semiconductor device and manufacture thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9972981A JPS5743468A (en) | 1981-06-29 | 1981-06-29 | Semiconductor device and manufacture thereof |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14159977A Division JPS5721856B2 (en) | 1977-11-28 | 1977-11-28 | Semiconductor and its manufacture |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5743468A JPS5743468A (en) | 1982-03-11 |
| JPH0427695B2 true JPH0427695B2 (ja) | 1992-05-12 |
Family
ID=14255150
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9972981A Granted JPS5743468A (en) | 1981-06-29 | 1981-06-29 | Semiconductor device and manufacture thereof |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5743468A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5153488A (ja) * | 1974-11-06 | 1976-05-11 | Hitachi Ltd | Handotaishusekikairoyokibanno seiho |
| JPS5386184A (en) * | 1977-01-07 | 1978-07-29 | Matsushita Electric Ind Co Ltd | Semiconductor device and its production |
-
1981
- 1981-06-29 JP JP9972981A patent/JPS5743468A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5153488A (ja) * | 1974-11-06 | 1976-05-11 | Hitachi Ltd | Handotaishusekikairoyokibanno seiho |
| JPS5386184A (en) * | 1977-01-07 | 1978-07-29 | Matsushita Electric Ind Co Ltd | Semiconductor device and its production |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5743468A (en) | 1982-03-11 |
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