JPH04274484A - 出力回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、複数の表示絵素をマト
リックス状に配列し、各表示絵素にスイッチング素子と
してＦＥＴ（Ｆｉｅｌｄ　Ｅｆｆｅｃｔ　Ｔｒａｎｓｉ
ｓｔｏｒ；電界効果トランジスタ）を接続したアクティ
ブマトリックス型液晶表示装置において、前記各表示絵
素に表示すべき階調レベルに対応した電圧を印加する際
に用いられる出力回路に関する。

【０００２】

【従来の技術】従来から、アクティブマトリックス型液
晶表示装置では、各表示絵素毎にスイッチング素子とし
てＦＥＴを接続し、このＦＥＴを介して表示すべき階調
レベルに対応した電圧を各絵素（液晶層）に印加してい
る。前記ＦＥＴのドレインは、絵素を構成する絵素電極
に接続される。前記ＦＥＴのソースは、絵素にデータ電
圧を印加するいわゆる列電極駆動回路に接続される。前
記ＦＥＴのゲートは、線順次方式によって１表示ライン
（行）毎に走査（ＦＥＴのオン／オフ駆動）を行ういわ
ゆる行電極駆動回路に接続される。

【０００３】前記列電極駆動回路は、１表示ライン分の
映像信号をストアするシフトレジスタと、シフトレジス
タにストアされた映像信号を予め定めるタイミングでサ
ンプリング（ラッチ）するサンプリング回路と、サンプ
リング回路からの出力に基づいて電圧を絵素電極に印加
する出力回路（出力バッファとも言う）とを含んで構成
される。

【０００４】図７は、従来例である出力回路３０の構成
を示す回路図である。上述のアクティブマトリックス型
液晶表示装置では、列電極駆動回路の負荷Ｚは、液晶の
容量とスイッチングトランジスタの浮遊容量とを全て合
成した１つのキャパシタＣと、配線などの電気抵抗Ｒと
が考えられる。出力回路３０は、入力端子ｉｎに印加さ
れた入力電圧と同電位の出力電圧を、出力端子ｏｕｔか
ら負荷Ｚに供給（印加）する回路である。

【０００５】出力回路３０は、差動増幅器部分を構成す
るトランジスタＱ３１〜Ｑ３５と、バッファ部分を構成
するトランジスタＱ３６，Ｑ３７とで構成される。差動
増幅器部分は、カレントミラー回路を構成するＰチャネ
ル型のＭＯＳ（Ｍｅｔａｌ　ＯｘｉｄｅＳｅｍｉｃｏｎ
ｄｕｃｔｏｒ）トランジスタＱ３１，Ｑ３２と、入力ト
ランジスタとなるＮチャネル型のＭＯＳトランジスタＱ
３３と、出力トランジスタとなるＮチャネル型のＭＯＳ
トランジスタＱ３４と、定電流源となるＮチャネル型の
ＭＯＳトランジスタＱ３５とで構成されている。

【０００６】ＭＯＳトランジスタＱ３１，Ｑ３２の各ソ
ースは、定電圧Ｖｃｃが供給される端子Ｔ３１に接続さ
れ、またＭＯＳトランジスタＱ３５のゲートは、バイア
ス電流Ｖｂ１が供給される端子Ｔ３３に接続され、その
トランジスタのソースは、定電圧（グランド）Ｖｄｄが
供給される端子Ｔ３２に接続されている。

【０００７】また、上記バッファ部分は、定電圧Ｖｃｃ
（端子Ｔ３１）と定電圧（グランド）Ｖｄｄ（端子Ｔ３
２）間に直列に接続されたＰチャネル型のＭＯＳトラン
ジスタＱ３６と、Ｎチャネル型のＭＯＳトランジスタＱ
３７とで構成されている。ＭＯＳトランジスタＱ３６，
Ｑ３７の接続点Ａ１は、出力端子ｏｕｔと差動増幅器部
分を構成するＭＯＳトランジスタＱ３４のゲートとに接
続されている。

【０００８】また、差動増幅器部分の出力を入力する入
力トランジスタとなるＭＯＳトランジスタＱ３６は、そ
のゲートが差動増幅器部分の出力端子となるＭＯＳトラ
ンジスタＱ３４のドレインに接続され、さらにそのＭＯ
ＳトランジスタＱ３６のドレインは、出力端子ｏｕｔに
接続されている。ＭＯＳトランジスタＱ３７のゲートは
バイアス電流Ｖｂ２が供給される端子Ｔ３４に接続され
ている。

【０００９】上述の出力回路３０の基本的動作は、以下
の通りである。図示しないサンプリング回路から出力さ
れた入力電圧は、入力端子ｉｎから差動増幅器部分の入
力トランジスタであるＭＯＳトランジスタＱ３３のゲー
トに入力され、その入力電圧の増減に応じて出力トラン
ジスタであるＭＯＳトランジスタＱ３４のドレイン電圧
が増減する。このドレイン電圧はバッファ部分を構成す
るＭＯＳトランジスタＱ３６のゲートに与えられ、この
ドレイン電圧の増減に応じて、つまり差動増幅器部分へ
の入力電圧の増減に応じて、ＭＯＳトランジスタＱ３６
のオン動作時の抵抗（以下、オン抵抗と呼ぶ）が増減し
、その結果、入力電圧と同じ電圧が出力端子ｏｕｔから
出力される。

【００１０】

【発明が解決しようとする課題】前述の図７において、
ＭＯＳトランジスタＱ３６は、入力端子ｉｎに印加され
た電圧に対応する電位、すなわち入力電圧と等しい電位
の出力電圧を出力端子ｏｕｔから負荷Ｚに供給するため
に電流を流し込むトランジスタである。

【００１１】また、ＭＯＳトランジスタＱ３７は、負荷
Ｚに充電された電荷を放電させるためのトランジスタで
あり、バイアス電流Ｖｂ２によって放電電流を制御する
。この場合、バイアス電流Ｖｂ２として一定電圧を印加
し、ＭＯＳトランジスタＱ３７に一定の放電電流が流れ
るように制御する方法、あるいはバイアス電流Ｖｂ２と
して一定のパルス電圧を一定のタイミングで印加してＭ
ＯＳトランジスタＱ３７の放電電流を制御する方法など
が実施されている。

【００１２】しかしながら、上述のいずれの制御方法に
おいても、ＭＯＳトランジスタＱ３６に比べて、ＭＯＳ
トランジスタＱ３７には大きな能力を持たせることがで
きず、急激な外乱に対しては充分な対応ができないとい
う欠点がある。

【００１３】図８は、従来例である他の出力回路３１の
構成を示す回路図である。出力回路３１では、前述の図
７に示す出力回路３０に対して、放電制御専用のＮチャ
ネル型のＭＯＳトランジスタＱ３９が付加されている。 また、Ｐチャネル型のＭＯＳトランジスタＱ３６に代え
て、Ｎチャネル型のＭＯＳトランジスタＱ３８が設けら
れており、該ＭＯＳトランジスタＱ３８のゲートにはＮ
チャネル型のＭＯＳトランジスタＱ４０が接続される。 ＭＯＳトランジスタＱ４０のソースは、定電圧Ｖｄｄ（
端子Ｔ３２）に接続されている。ＭＯＳトランジスタＱ
３９，Ｑ４０の各ゲートには、端子Ｔ３５を介してディ
スチャージ信号ＤＩＳが与えられる。これによってＭＯ
ＳトランジスタＱ３９，Ｑ４０のオン／オフが制御され
る。ここで、ＭＯＳトランジスタＱ３３，Ｑ３４の各バ
ックゲートは接地されている。

【００１４】ＭＯＳトランジスタＱ３９は、負荷Ｚに充
電された電荷を帰線期間内に放電させて、出力端子ｏｕ
ｔの電位を定電圧Ｖｄｄとするためのトランジスタであ
る。つまり、ディスチャージ信号ＤＩＳをハイレベルと
することによって、ＭＯＳトランジスタＱ３９はオン状
態となり、出力端子ｏｕｔが定電圧Ｖｄｄに引き下げら
れる。このとき、ＭＯＳトランジスタＱ４０も前記ハイ
レベルのディスチャージ信号ＤＩＳによってオン状態と
なり、ＭＯＳトランジスタＱ３８のゲートを定電圧Ｖｄ
ｄ（ローレベル）に引き下げる。したがって、ＭＯＳト
ランジスタＱ３８はオフ状態となり、定電圧Ｖｃｃは出
力端子ｏｕｔに印加されない。

【００１５】続いて表示期間では、ＭＯＳトランジスタ
Ｑ３９，Ｑ４０をともにオフ状態とし、ＭＯＳトランジ
スタＱ３８を介して負荷Ｚに電流を流し込む。ここで、
前述のように出力端子ｏｕｔの電位は定電圧Ｖｄｄに引
き下げられているので、ＭＯＳトランジスタＱ３８は電
流を吐き出す（出力する）だけとなるので、駆動は容易
になる。しかしながら、前述の図７に示す出力回路３０
と同様に、急激な外乱に対しては充分な対応ができない
という欠点がある。

【００１６】図９は、前述の出力回路３０，３１の動作
を示すタイミングチャートである。図９（１）は共通電
極駆動回路４０からの出力波形を示しており、図９（２
）は出力回路３０，３１からの出力波形を示している。 図９（２）に示すように、出力回路３０，３１の出力信
号では、共通電極駆動回路４０からの出力電圧波形（図
９（１）参照）の反転時に、いわゆる突き上げを受けた
後に、正常な電位に戻る際、低電位から高電位への復帰
はあまり問題はないけれども、逆に高電位から低電位に
復帰する場合には時間がかかる。また、外乱による突き
上げを受けた場合も同様である。

【００１７】これは、出力回路３０，３１において、負
荷Ｚに対する駆動電流のいわゆる吐き出しは充分に行え
るけれども、いわゆる吸い込み（電荷の放電）が充分に
行えない回路構成に問題がある。また前述の図９（２）
に示すように、突き上げを受けた出力波形が出力される
と、正常な電圧が液晶に印加されなくなるということだ
けではなく、直流電圧が液晶に印加されることになり、
液晶の破壊を招くことになる。

【００１８】本発明の目的は、液晶などの負荷に対して
正常な電圧を供給することができる出力回路を提供する
ことである。

【００１９】

【課題を解決するための手段】本発明は、入力電圧と同
電位の出力電圧を予め定める負荷に供給する出力回路に
おいて、負荷が接続される出力端子と、前記出力端子に
予め定める電圧を供給する電源と、前記出力端子と電源
との間に設けられ、電源からの電圧を制限して出力端子
に供給する供給手段と、前記出力端子の出力電圧を下降
させる放電手段と、入力電圧および出力電圧の各電位に
基づいて、前記供給手段と放電手段とを制御して出力電
圧を入力電圧と同電位になるように制御する制御手段と
を含むことを特徴とする出力回路である。

【００２０】

【作用】本発明に従えば、制御手段は入力電圧に基づい
て供給手段と放電手段とを制御して出力端子での出力電
圧を入力電圧と同電位となるように制御する。ここで、
負荷に起因する外乱などが原因で、出力電圧と入力電圧
とに電位差が生じると、制御手段は供給手段および放電
手段を制御して出力電圧を入力電圧と同電位となるよう
に制御する。すなわち、出力電圧が低下すると供給手段
を制御して出力端子への供給電圧を上昇させ、出力電圧
が上昇すると放電手段を制御して出力端子での電圧を下
降させる。これによって、出力電圧が外乱などが原因で
変化しても、直ちに正常な電位に復帰させることができ
る。

【００２１】

【実施例】図１は本発明の一実施例である出力回路１の
構成を示す回路図であり、図２は出力回路１が用いられ
る液晶表示装置２の基本的構成を示すブロック図である
。まず図２を参照して、液晶表示装置２は、液晶パネル
３と、行駆動回路４と、列駆動回路５と、表示制御回路
６とを含んで構成される。なお図２では、図１に示す共
通電極駆動回路１７は省略している。

【００２２】液晶パネル３は、複数の絵素７をマトリッ
クス状に配置して構成される。本実施例では３行×４列
の１２絵素であるけれども、一般にｍ行×ｎ列の（ｍ×
ｎ）絵素であってもよい。液晶パネル３は、一対のガラ
ス基板のうち一方基板のほぼ全面に１枚の共通電極９を
形成し、他方基板の表面にマトリックス状に配列された
複数の絵素電極８を形成し、これらの一対のガラス基板
を電極が形成された表面が互いに向き合うように配置し
て、基板間に液晶層を介在して構成される。絵素７とは
、絵素電極８に対応する領域を表している。

【００２３】図２において、絵素７はコンデンサとして
表されている。該コンデンサの一方電極は絵素電極８で
あり、他方電極は共通電極９である。絵素電極８には、
ＴＦＴ（Ｔｈｉｎ　Ｆｉｌｍ　Ｔｒａｎｓｉｓｔｏｒ；
薄膜トランジスタ）１０のドレインが接続される。該Ｔ
ＦＴ１０のゲートは走査信号ライン１１に接続され、そ
のソースはデータ信号ライン１２に接続される。

【００２４】走査信号ライン１１は、行駆動回路４、す
なわち増幅器１４を介して走査回路１３に接続されてい
る。走査回路１３は、線順次で走査信号を各走査信号ラ
イン１１に与える。データ信号ライン１２は、列駆動回
路５、すなわち出力回路１を介してサンプリング回路１
６に接続されている。列駆動回路５は、表示制御回路６
から与えられる１表示ライン分の映像信号をシフトレジ
スタ１５にストアし、予め定めるタイミングでサンプリ
ング回路１６にストアされている映像信号をサンプリン
グし、サンプリングされたデータ電圧を出力回路１を介
してデータ信号ライン１２に与える。

【００２５】つまり液晶パネル３の複数の絵素７は、１
表示ラインずつ行駆動回路４によって走査され、走査さ
れた表示ラインを構成する各絵素に列駆動回路５によっ
て表示すべき階調レベルに応じたデータ電圧が印加され
る。これによって液晶パネル３に画像が表示される。

【００２６】続いて、図１を参照して出力回路１の構成
を説明する。上述のアクティブマトリックス型液晶表示
装置２では、列駆動回路５の負荷Ｚは絵素７を構成する
液晶の容量とスイッチングトランジスタとしてのＴＦＴ
１０の浮遊容量とをすべて合成したキャパシタＣと、配
線などの電気抵抗Ｒとが考えられる。出力回路１は、サ
ンプリング回路１６から入力端子ＩＮに与えられる入力
電圧と等しい電位の出力電圧を出力端子ＯＵＴから負荷
Ｚに供給するための回路である。

【００２７】出力回路１は、制御手段を構成するＭＯＳ
トランジスタＱ１〜Ｑ９と、供給手段を構成するＭＯＳ
トランジスタＱ１０〜Ｑ１２と、放電手段を構成するＭ
ＯＳトランジスタＱ１３と、入力端子ＩＮと、出力端子
ＯＵＴと、出力端子ＯＵＴに定電圧Ｖｃｃを供給する電
源１８とを含んで構成される。

【００２８】制御手段は、定電流源となるＰチャネル型
のＭＯＳトランジスタＱ１と、Ｐチャネル型のＭＯＳト
ランジスタＱ２，Ｑ５およびＮチャネル型のＭＯＳトラ
ンジスタＱ６，Ｑ９で構成される第１のカレントミラー
回路と、Ｐチャネル型のＭＯＳトランジスタＱ３，Ｑ４
およびＮチャネル型のＭＯＳトランジスタＱ７，Ｑ８で
構成される第２のカレントミラー回路とで構成される。

【００２９】ＭＯＳトランジスタＱ１のソースは、端子
Ｔ１を介して電源１８に接続され、ドレインはＭＯＳト
ランジスタＱ２〜Ｑ５の各ソースに接続され、ゲートに
は端子Ｔ３を介してバイアス電流Ｖｂが与えられる。

【００３０】入力端子ＩＮは、第１のカレントミラー回
路を構成するＭＯＳトランジスタＱ２のゲートに接続さ
れる。ＭＯＳトランジスタＱ２のドレインはＭＯＳトラ
ンジスタＱ６のドレインに接続される。ＭＯＳトランジ
スタＱ６のドレインは、ＭＯＳトランジスタＱ６のゲー
トに接続されるとともに、ＭＯＳトランジスタＱ９のゲ
ートにも接続される。ＭＯＳトランジスタＱ６のソース
は定電圧（グランド）Ｖｄｄが供給される端子Ｔ２に接
続される。

【００３１】ＭＯＳトランジスタＱ９のドレインは、Ｍ
ＯＳトランジスタＱ５のドレインに接続されるとともに
、Ｎチャネル型のＭＯＳトランジスタＱ１１のゲートに
も接続される。ＭＯＳトランジスタＱ９のソースは定電
圧Ｖｄｄに接続される。ＭＯＳトランジスタＱ５のゲー
トは、出力端子ＯＵＴに接続される。なお、ＭＯＳトラ
ンジスタＱ２，Ｑ５のバックゲートには、定電圧Ｖｃｃ
が供給されている。

【００３２】また、入力端子ＩＮは、第２のカレントミ
ラー回路を構成するＭＯＳトランジスタＱ３のゲートに
も接続される。ＭＯＳトランジスタＱ３のドレインは、
ＭＯＳトランジスタＱ７のドレインに接続されるととも
に、Ｎチャネル型のＭＯＳトランジスタＱ１３のゲート
に接続される。ＭＯＳトランジスタＱ７のゲートは、Ｍ
ＯＳトランジスタＱ８のゲートに接続され、ソースは定
電圧Ｖｄｄに接続される。ＭＯＳトランジスタＱ８は、
ゲートとドレインとが接続されており、そのソースは定
電圧Ｖｄｄに接続される。またＭＯＳトランジスタＱ８
のドレインは、ＭＯＳトランジスタＱ４のドレインに接
続される。ＭＯＳトランジスタＱ４のゲートは、出力端
子ＯＵＴに接続される。なお、ＭＯＳトランジスタＱ３
，Ｑ４の各バックゲートには、定電圧Ｖｃｃが供給され
ている。

【００３３】出力端子ＯＵＴには、Ｐチャネル型のＭＯ
ＳトランジスタＱ１２のドレインとＮチャネル型のＭＯ
ＳトランジスタＱ１３のドレインとがそれぞれ接続され
る。ＭＯＳトランジスタＱ１２は、ソースが電源１８に
接続され、ゲートは接続点２１に接続される。接続点２
１にはＭＯＳトランジスタＱ１０のゲートとドレインと
が接続され、さらにＭＯＳトランジスタＱ１１のドレイ
ンも接続される。ＭＯＳトランジスタＱ１０のソースは
、電源１８に接続され、ＭＯＳトランジスタＱ１１のソ
ースは定電圧Ｖｄｄに接続される。またＭＯＳトランジ
スタＱ１３のソースも、同様に定電圧Ｖｄｄに接続され
ている。

【００３４】上述の構成の出力回路１において、第１の
カレントミラー回路（ＭＯＳトランジスタＱ２，Ｑ５，
Ｑ６，Ｑ９）は、接続点２３の電位に基づいてＭＯＳト
ランジスタＱ１１を制御し、第２のカレントミラー回路
（ＭＯＳトランジスタＱ３，Ｑ４，Ｑ７，Ｑ８）は接続
点２２の電位に基づいてＭＯＳトランジスタＱ１３を制
御し、これによって出力端子ＯＵＴの出力電圧を制御し
ている。

【００３５】図２に示すサンプリング回路１６から出力
されたデータ電圧（入力電圧）は、第１のカレントミラ
ー回路を構成するＭＯＳトランジスタＱ２のゲートに入
力され、この入力電圧の増減に応じてＭＯＳトランジス
タＱ９のドレイン電圧が増減する。このドレイン電圧は
ＭＯＳトランジスタＱ１１のゲートに与えられ、これに
よってＭＯＳトランジスタＱ１０，Ｑ１１を流れる電流
が増減し、接続点２１の電位が増減する。この接続点２
１の電位の増減に応じて、ＭＯＳトランジスタＱ１２の
オン抵抗（オン動作時の抵抗値）が増減し、その結果、
入力電圧と同じ電圧の出力電圧が出力端子ＯＵＴから出
力される。

【００３６】出力回路１においては、いわゆる吐き出し
電流制御用のＭＯＳトランジスタＱ１２と、いわゆる吸
い込み電流制御用のＭＯＳトランジスタＱ１３との２つ
のＭＯＳトランジスタの働きによって、外乱に対する復
帰が即座に行われる。すなわち、出力電圧が正しい電位
より低電位になった場合にはＭＯＳトランジスタＱ１２
を介して負荷Ｚに電流が流れ込み、正しい電位に復帰さ
せ、また出力電圧が正しい電位より高電位になった場合
には、ＭＯＳトランジスタＱ１３によって負荷Ｚから電
流が吸い込まれ、正しい電位に復帰させる。

【００３７】図３は、出力回路１の動作を説明するため
のタイミングチャートである。図３（１）は出力回路１
の出力波形を示しており、図３（２）は共通電極駆動回
路１７の出力波形を示しており、図３（３）は従来の出
力回路の出力波形を示している。図３を参照して、上述
のＭＯＳトランジスタＱ１２，Ｑ１３の動作を説明する
。

【００３８】出力回路１が正しい特定電位（入力電圧と
同電位）を出力しているとき、外乱を受け瞬間的にこの
正しい電位より低電位になったとする。この電位の変化
は、ＭＯＳトランジスタＱ４，Ｑ５のゲートにフィード
バックされ、ＭＯＳトランジスタＱ４，Ｑ５を流れる電
流は増加し、これに対し、ＭＯＳトランジスタＱ２，Ｑ
３を流れる電流は減少する。この電流の減少によってＭ
ＯＳトランジスタＱ１３のゲート電圧は低くなり、いわ
ゆる吸い込み電流は減少する。逆に、ＭＯＳトランジス
タＱ１１のゲート電圧は高くなり、ＭＯＳトランジスタ
Ｑ１０，Ｑ１１を流れる電流は増加し、これによってＭ
ＯＳトランジスタＱ１２のゲート電圧は低くなり、吐き
出し電流が増加し、低電位となった出力電圧を正しい電
位に復帰させる。

【００３９】次に、出力回路１が正しい特定電位（入力
電圧と同電位）を出力しているとき、外乱を受け瞬間的
にこの正しい電位より高電位になったとする。この電位
の変化は、ＭＯＳトランジスタＱ４，Ｑ５のゲートにフ
ィードバックされ、ＭＯＳトランジスタＱ４，Ｑ５を流
れる電流は減少し、逆にＭＯＳトランジスタＱ２，Ｑ３
を流れる電流は増加する。この電流の増加によってＭＯ
ＳトランジスタＱ１３のゲート電圧は高くなり、吸い込
み電流が増加する。逆に、ＭＯＳトランジスタＱ１１の
ゲート電圧は低くなり、ＭＯＳトランジスタＱ１０，Ｑ
１１を流れる電流は減少し、ＭＯＳトランジスタＱ１２
のゲート電圧は高くなる。これによっていわゆる吐き出
し電流が減少し、高電位になった出力電圧を正しい電位
に復帰させる。

【００４０】図１において、負荷Ｚを抵抗Ｒ＝１００ｋ
Ω、容量Ｃ＝１００ｐＦとし、電位Ｖｃｃ＝＋５Ｖ、電
位Ｖｄｄ＝０Ｖとし、負荷Ｚの容量Ｃに３ｍｓｅｃで３
Ｖの電荷を充電する能力がある出力回路を構成する場合
を想定する。

【００４１】リニア領域でのＭＯＳトランジスタのドレ
イン電流Ｉｄ−ドレイン電圧Ｖｄ特性は下記の数１で表
される。

【００４２】

【数１】

【００４３】また、飽和領域でのＭＯＳトランジスタの
ドレイン電流Ｉｄ−ドレイン電圧Ｖｄ特性は、下記の数
２で表される。

【００４４】

【数２】

【００４５】ここで、Ｖｇはゲート電圧を、Ｖｔは閾値
電圧を表しており、βは下記の数３で表される定数であ
る。

【００４６】

【数３】

【００４７】上記数３において、μは移動度を、εｏｘ
は酸化膜の比誘電率を、ｄｏｘは酸化膜厚を、Ｗおよび
Ｌはそれぞれトランジスタの幅および長さをそれぞれ示
している。

【００４８】駆動電流Ｉは、１００μＡ（＝Ｃ・Ｖ／ｄ
＝１００×１０−１２×３／３×１０−６）が必要であ
り、閾値電圧Ｖｔの絶対値を０．７Ｖ程度とすると、Ｍ
ＯＳトランジスタＱ１２の定数β１２は２．０×１０−
４（Ａ／Ｖ２　）程度必要となる。吸い込み能力も吐き
出し能力と同様とすると、ＭＯＳトランジスタＱ１３の
定数β１３も同様に２．０×１０−４（Ａ／Ｖ２）程度
必要となる。

【００４９】ＭＯＳトランジスタＱ１０，Ｑ１１は、Ｍ
ＯＳトランジスタＱ１２とのゲインを１０倍と考えると
、定数β１０，β１１　は、ともに２．０×１０−５（
Ａ／Ｖ２）となる。また、カレントミラーの比率を１と
すると、定数β２〜β９の値は、それぞれ１．０×１０
−５　（Ａ／Ｖ２）となり、またバイアス電流Ｖｂは４
．５×１０−５（＝３．５Ｖ×β１）（Ａ／Ｖ２）程度
となる。上記各定数によって、本実施例の出力回路１を
実現することができる。

【００５０】図４は、本発明の他の実施例である出力回
路１ａの構成を示す回路図である。出力回路１ａは、前
述の出力回路１と類似しており、対応する構成には同一
の参照符号を付す。出力回路１ａでは、出力回路１のＭ
ＯＳトランジスタＱ２〜Ｑ９に代えて、ＭＯＳトランジ
スタＱ１４〜Ｑ１７を用いて１つのカレントミラー回路
を構成し、これによって制御手段を構成している。

【００５１】入力端子ＩＮは、Ｐチャネル型のＭＯＳト
ランジスタＱ１４のゲートに接続される。ＭＯＳトラン
ジスタＱ１４のソースは、定電流源となるＭＯＳトラン
ジスタＱ１のドレインに接続される。ＭＯＳトランジス
タＱ１４のドレインは、接続点２５を介してＮチャネル
型のＭＯＳトランジスタＱ１６のドレインに接続される
とともに、放電手段を構成するＭＯＳトランジスタＱ１
３のゲートに接続されている。

【００５２】ＭＯＳトランジスタＱ１６では、そのゲー
トはＮチャネル型のＭＯＳトランジスタＱ１７のゲート
に接続され、そのソースは定電圧源Ｖｄｄに接続される
。ＭＯＳトランジスタＱ１７は、そのゲートとドレイン
とが接続され、ソースは定電圧源Ｖｄｄに接続される。 また、ＭＯＳトランジスタＱ１７のドレインは、Ｐチャ
ネル型のＭＯＳトランジスタＱ１５のドレインにも接続
される。ここで、ＭＯＳトランジスタＱ１５，Ｑ１７の
接続点２６には、供給手段を構成するＭＯＳトランジス
タＱ１１のゲートが接続される。ＭＯＳトランジスタＱ
１５は、ソースが定電圧源となるＭＯＳトランジスタＱ
１のドレインに接続され、ゲートは出力端子ＯＵＴに接
続される。

【００５３】入力端子ＩＮに与えられる入力電圧は、Ｍ
ＯＳトランジスタＱ１４のゲートに与えられる。この入
力電圧の増減に応じて、ＭＯＳトランジスタＱ１７のド
レイン電圧が増減する。このドレイン電圧は、ＭＯＳト
ランジスタＱ１１のゲートに与えられ、ＭＯＳトランジ
スタＱ１０，Ｑ１１を流れる電流が増減し、接続点２１
の電位が増減する。この接続点２１の電位の増減に応じ
て、ＭＯＳトランジスタＱ１２のオン抵抗が増減し、そ
の結果、入力電圧と同じ電位の出力電圧が出力端子ＯＵ
Ｔから出力される。

【００５４】上述の出力回路１ａにおいて、出力端子Ｏ
ＵＴが外乱を受けた場合の動作を説明する。出力回路１
ａが正常な特定電位（入力電圧と同電位）を出力してい
るとき、外乱を受けて瞬間的にこの正常な特定電位より
低電位になった場合を想定する。この電位の変化はＭＯ
ＳトランジスタＱ１５のゲートにフィードバックされ、
ＭＯＳトランジスタＱ１５，Ｑ１７を流れる電流が増加
し、ＭＯＳトランジスタＱ１４，Ｑ１６を流れる電流は
減少する。この電流の変化によって、ＭＯＳトランジス
タＱ１３のゲート電圧は低くなり、いわゆる吸い込み電
流は減少する。逆に、ＭＯＳトランジスタＱ１１のゲー
ト電圧は高くなり、ＭＯＳトランジスタＱ１０，Ｑ１１
を流れる電流は増加し、ＭＯＳトランジスタＱ１２のゲ
ート電圧は低くなる。これによって、いわゆる吐き出し
電流は増加し、低電位になった出力端子ＯＵＴを正しい
電位に復帰させる。

【００５５】次に、出力回路１ａが正常な特定電位（入
力電圧と同電位）を出力しているとき、外乱を受けて瞬
間的にその特定電位より高電位になった場合を想定する
。この電位の変化はＭＯＳトランジスタＱ１５のゲート
にフィードバックされ、ＭＯＳトランジスタＱ１５，Ｑ
１７を流れる電流は減少し、ＭＯＳトランジスタＱ１４
，Ｑ１６を流れる電流は増加する。この電流の変化によ
って、ＭＯＳトランジスタＱ１３のゲート電圧は高くな
り、吸い込み電流が増加する。逆にＭＯＳトランジスタ
Ｑ１１のゲート電圧は低くなり、ＭＯＳトランジスタＱ
１０，Ｑ１１を流れる電流が減少し、ＭＯＳトランジス
タＱ１２のゲート電圧が高くなる。これによって、吐き
出し電流が減少し、高電位になった出力端子ＯＵＴを正
しい電位に復帰させる。

【００５６】図５は、本発明の他の実施例である出力回
路１ｂの構成を示す回路図である。出力回路１ｂは、前
述の図１に示す出力回路１に類似しており、対応する構
成には同一の参照符号を付す。本実施例の特徴は、吐き
出し電流制御専用のトランジスタであるＰチャネル型の
ＭＯＳトランジスタＱ１８を付加したことである。

【００５７】ＭＯＳトランジスタＱ１８は、ソースが電
源１８に、ドレインが出力端子ＯＵＴにそれぞれ接続さ
れており、ゲートにはバイアス電流Ｖｂが与えられる。 出力回路１ｂでは、このＭＯＳトランジスタＱ１８のゲ
ートに一定電圧のバイアス電流を常に与えて、一定の吐
き出し電流を出力端子ＯＵＴに与えるか、あるいはゲー
トに所定のタイミングのパルス電圧であるバイアス電流
Ｖｂを与えて、前記パルス電圧の立上り期間に吐き出し
電流を出力端子ＯＵＴに与えるようにしている。

【００５８】なお、外乱が発生して出力端子ＯＵＴの出
力電圧が変化したときの復帰動作は、前述の出力回路１
と同様である。また、出力回路１ｂでは、カレントミラ
ー回路の定電流源であるＭＯＳトランジスタＱ１のゲー
トに、Ｐチャネル型のＭＯＳトランジスタＱ２０と抵抗
Ｒとの分割によって定まる一定電圧を与えるようにして
いる。

【００５９】図６は、本発明のさらに他の実施例である
出力回路１ｃの構成を示す回路図である。出力回路１ｃ
は、前述の図５に示す出力回路１ｂに類似しており、対
応する構成には同一の参照符号を付す。出力回路１ｃの
特徴は、吸い込み電流制御専用のトランジスタであるＮ
チャネル型のＭＯＳトランジスタＱ１９を付加したこと
である。

【００６０】ＭＯＳトランジスタＱ１９は、ソースが定
電圧Ｖｄｄに、ドレインが出力端子ＯＵＴにそれぞれ接
続されており、ゲートにはバイアス電流Ｖｂが与えられ
る。出力回路１ｃでは、ＭＯＳトランジスタＱ１９のゲ
ートに、一定電圧のバイアス電流Ｖｂを常に与えて、一
定の吸い込み電流を出力端子ＯＵＴから吸い込むように
するか、あるいはＭＯＳトランジスタＱ１９のゲートに
所定のタイミングのパルス電圧であるバイアス電流Ｖｂ
を与えて、前記パルス電圧の立上り期間に出力端子ＯＵ
Ｔから電流を吸い込む（電荷を放電する）ようにしてい
る。なお、外乱が発生して出力端子ＯＵＴの出力電圧が
変化したときの復帰動作は、前述の出力回路１，１ｂと
同様である。

【００６１】以上のように上述の各実施例によれば、吐
き出し電流制御用のＭＯＳトランジスタＱ１２および吸
い込み電流制御用のＭＯＳトランジスタＱ１３は、とも
に入力端子ＩＮの入力電圧と出力端子ＯＵＴの出力電圧
とに応じて、カレントミラー回路を構成するＭＯＳトラ
ンジスタＱ２〜Ｑ９（図４に示す出力回路１ａでは、Ｍ
ＯＳトランジスタＱ１４〜Ｑ１７）によってオン抵抗が
制御されるので、出力電圧の正常な電位への復帰動作が
直ちに行われる。

【００６２】

【発明の効果】以上のように本発明によれば、負荷に起
因する外乱などが原因で、出力電圧と入力電圧とに電位
差が生じると、制御手段は供給手段および放電手段を制
御して出力電圧を入力電圧と同電位となるように制御す
る。すなわち、出力電圧が低下すると供給手段を制御し
て出力端子への供給電圧を上昇させ、出力電圧が上昇す
ると放電手段を制御して出力端子での電圧を下降させる
。これによって、出力電圧が外乱などが原因で変化して
も、直ちに復帰させることができる。

【図面の簡単な説明】

【図１】本発明の一実施例である出力回路１の構成を示
す回路図である。

【図２】図１に示す出力回路１が用いられる液晶表示装
置２の基本的構成を示すブロック図である。

【図３】出力回路１の動作を説明するためのタイミング
チャートである。

【図４】本発明の他の実施例である出力回路１ａの構成
を示す回路図である。

【図５】本発明のさらに他の実施例である出力回路１ｂ
の構成を示す回路図である。

【図６】本発明のさらにまた他の実施例である出力回路
１ｃの構成を示す回路図である。

【図７】従来例である出力回路３０の構成を示す回路図
である。

【図８】従来例である出力回路３１の構成を示す回路図
である。

【図９】出力回路３０，３１の動作を説明するためのタ
イミングチャートである。

【符号の説明】

１，１ａ，１ｂ，１ｃ　　出力回路 １８　　電源 Ｑ１〜Ｑ２０　　ＭＯＳトランジスタ Ｚ　　負荷

Claims (1)

【特許請求の範囲】
1. 【請求項１】　　入力電圧と同電位の出力電圧を予め定
   める負荷に供給する出力回路において、負荷が接続され
   る出力端子と、前記出力端子に予め定める電圧を供給す
   る電源と、前記出力端子と電源との間に設けられ、電源
   からの電圧を制限して出力端子に供給する供給手段と、
   前記出力端子の出力電圧を下降させる放電手段と、入力
   電圧および出力電圧の各電位に基づいて、前記供給手段
   と放電手段とを制御して出力電圧を入力電圧と同電位に
   なるように制御する制御手段とを含むことを特徴とする
   出力回路。