JPH04273737A - Ｌａｎの時刻同期装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】［発明の目的］

【産業上の利用分野】本発明は、ＬＡＮの時刻同期装置
に関する。

【０００２】

【従来の技術】従来のＣＳＭＡ／ＣＤ方式のＬＡＮにお
いては、時刻合わせのため時刻同期フレームの送信要求
を受けたステーションは、他のステーションがフレーム
を送信していないことを確認した後、時刻情報をセット
した時刻同期フレームを送信する。

【０００３】しかし、この送信の際、偶然同時に他のス
テーションがフレームの送信を行った場合には、ＬＡＮ
のデータ伝送路上でフレーム同士の衝突が起こる。この
衝突が起こると、時刻同期フレームが受信側に届かず時
刻同期が行えないため、当該ステーションはこの衝突の
発生を知ったならば、所定の時間が経過した後、時刻同
期フレームの再送を行う。この動作を、衝突が発生せず
、時刻同期フレームが受信側に届くまで繰返し行う。

【０００４】

【発明が解決しようとする課題】このように、従来のＣ
ＳＭＡ／ＣＤ方式のＬＡＮにおいては、データ伝送路上
でフレーム同士が衝突する場合がある。衝突が起こると
、時刻同期フレームが受信側に届かないことから、送信
側は時刻同期フレームを再送しなければならない。した
がって、送信側が時刻同期フレームの送信要求を受けて
から、時刻同期フレームが受信側に届くまでに遅延時間
が生じる。また、衝突のタイミングもまちまちであるこ
とから、その遅延時間も一定でない。そして、フレーム
同士の衝突が起こると、受信側が遅延時間分だけ遅れて
時刻同期フレームを受信するため、受信側の有する時刻
情報は送信側の有する時刻情報よりも遅れたものとなる
。このことから、フレーム同士の衝突が起こると送信側
と受信側の高精度の時刻合わせができず、動作の同期が
とれないという問題点があった。

【０００５】そこで、本発明はフレーム同士の衝突によ
り時刻同期フレームの送信が遅延した場合でも、高精度
の時刻合わせが可能なＬＡＮの時刻同期装置を提供する
ことを目的とする。 ［発明の構成］

【０００６】

【課題を解決するための手段】本発明は時刻同期フレー
ムを受信側が受信するまで繰返し送信することにより時
刻同期を行うＬＡＮの時刻同期装置において、送信する
時刻同期フレームの先頭を検出する検出手段と、受信側
から返される時刻同期フレーム受信応答信号を受信する
受信確認手段と、時刻同期フレームの送信処理開始から
時刻同期フレームの先頭が前記検出手段にて検出される
毎の送信遅延時間を計測するカウント手段と、前記受信
確認手段での時刻同期フレーム受信応答信号の受信に基
づき、時刻同期フレームの送信処理開始から受信側で受
信した時刻同期フレームの先頭が送信されるまでの送信
遅延時間を前記カウント手段より読み出す読出手段と、
この読出手段より読み出された送信遅延時間に基づく時
刻補正フレームを送信する手段とを備えたものである。

【０００７】

【作用】これにより、時刻同期フレームの送信要求から
実際に時刻同期フレームが送信されるまでの送信遅延時
間が計測できる。また、時刻同期フレームを送信した後
に、時刻補正フレームを送信することにより時刻同期フ
レームの時刻情報を補正することができる。

【０００８】

【実施例】以下、本発明のＬＡＮの時刻同期装置の一実
施例を図面を参照して説明する。

【０００９】図１は本発明によるＬＡＮの時刻同期装置
のブロック図である。同図において、ＬＡＮコントロー
ラ１は当該ステーションの動作を制御する図示しないＣ
ＰＵからの時刻情報を時刻同期フレームにセットし、送
信データ信号Ｓ１としてマンチェスタエンコーダ・デコ
ーダ２からの送信クロック信号Ｓ２に同期してマンチェ
スタエンコーダ・デコーダ２及びＳＤ検出回路３に出力
する。また、マンチェスタエンコーダ・デコーダ２から
入力される各種フレームをＣＰＵに受け渡す。

【００１０】マンチェスタエンコーダ・デコーダ２はＬ
ＡＮコントローラ１から出力される送信データ信号Ｓ１
をマンチェスタ符号化し、ステーションとデータ伝送路
とのインタフェースである図示しないトランシーバを介
してデータ伝送路に送出する。また、トランシーバを介
して受信したマンチェスタ符号をデコードし、受信デー
タ信号Ｓ３と受信クロック信号Ｓ４に変換してＬＡＮコ
ントローラ１に受け渡す。さらに、マンチェスタエンコ
ーダ・デコーダ２はデータ伝送路上にデータがないこと
を示すキャリアセンス信号Ｓ５を、ＬＡＮコントローラ
１及びＳＤ検出回路３に受け渡す。

【００１１】ＳＤ検出回路３は、ＬＡＮコントローラ１
から送信データ信号Ｓ１として入力される時刻同期フレ
ームの先頭を表わすＳＤ（スタートデリミタ）を検出す
る。カウンタ制御回路４は、内部に設けたカウンタによ
りマンチェスタエンコーダ・デコーダ２から入力される
送信クロック信号Ｓ２のクロック数をカウントする。さ
らに、このカウンタ制御回路４は、カウンタのカウント
数から時刻同期フレームの送信要求が行われてからＳＤ
検出回路３によりＳＤが検出されるまでの時間を計測し
、送信遅延時間を計測する。

【００１２】ディジタル出力回路５はＣＰＵからの後述
するカウンタの起動信号Ｓ７及び停止信号Ｓ８をカウン
タ制御回路４に入力するためのインタフェースである。 ディジタル入力回路６はカウンタ制御回路４により計測
された送信遅延時間をＣＰＵに入力するためのインタフ
ェースである。

【００１３】次に、このように構成されたＬＡＮの時刻
同期装置の時刻同期動作について、図２及び図３に示す
フローチャートを用いて説明し、その後時刻同期装置の
ＳＤ検出回路３及びカウンタ制御回路４の動作について
説明する。

【００１４】まず、送信側の時刻同期のための送信動作
について図２を用いて説明する。送信側のＣＰＵは時刻
同期フレームの送信要求が行われると、時刻送信指令及
び時刻情報をＣＰＵバス７を介してＬＡＮコントローラ
１に与える。また、同時にこのＣＰＵは、ディジタル出
力回路５を介してカウンタ制御回路４にカウンタの駆動
信号Ｓ７を入力する。

【００１５】ＬＡＮコントローラ１はこれに基づき時刻
情報を時刻同期フレームにセットした後、この時刻同期
フレームを送信クロック信号Ｓ２と同期してマンチェス
タエンコーダ・デコーダ２及びトランシーバを介して受
信側に送信する（処理２１）。時刻同期フレームを送信
した後、受信側から時刻同期フレームを受信したことを
知らせる受信応答信号であるＡＣＫ（アクノリッジ）フ
レームが送信されるのを待つ（判断２２）。なお、この
時刻同期フレームはＳＤ検出回路３にも入力され、この
ＳＤ検出回路３では時刻同期フレームのＳＤを検出する
。

【００１６】一方、カウンタ制御回路４はＣＰＵからの
カウンタの駆動信号Ｓ７により、カウンタを駆動するこ
とにより送信クロック信号Ｓ２のクロック数のカウント
を行う。これにより、時刻同期フレームの送信要求があ
った時刻から、実際にこの時刻同期フレームが送信され
るまでの送信遅延時間の計測を行う。

【００１７】送信側は、ＡＣＫフレームを受信すると（
判断２２のＹ）、カウンタ制御回路４のカウンタにより
計測した送信遅延時間を読み出し（処理２３）、この送
信遅延時間情報をＣＰＵにディジタル入力回路７を介し
て伝える。ＣＰＵはこの送信遅延時間情報をＬＡＮコン
トローラ１に与え、ＬＡＮコントローラ１はこの送信遅
延時間情報を時刻補正フレームにセットして、この時刻
補正フレームを受信側に送信する（処理２４）。時刻補
正フレームを送信した後、受信側からＡＣＫフレームが
送信されるのを待ち（判断２５）、ＡＣＫフレームを受
信したならば（判断２５のＹ）、時刻同期のための送信
動作を終了する。

【００１８】次に、受信側の時刻同期動作について図３
を用いて説明する。受信側では、送信側からの時刻同期
フレームを受信すると（判断３１のＹ）、その時刻同期
フレームの内容により時刻を修正し（処理３２）、ＡＣ
Ｋフレームを送信側に送信する（処理３３）。その後、
送信側からの時刻補正フレームを受信すると（判断３４
のＹ）、その時刻補正フレームの内容により時刻を修正
し（処理３５）、ＡＣＫフレームを再び送信側に送信し
て（処理３６）時刻同期動作を終了する。

【００１９】ここで、次に時刻同期装置のＳＤ検出回路
３及びカウンタ制御回路４の動作について説明する。

【００２０】まず、ＳＤ検出回路３のＳＤの検出動作に
ついて図４に示すブロック図を用いて説明する。ＳＤ検
出回路３はマンチェスタエンコーダ・デコーダ２からの
キャリアセンス信号Ｓ５を受信すると、ワンショット回
路８を作動させ、ワンショット信号Ｓ９を発生させる。 このワンショット信号Ｓ９はキャリアセンス信号Ｓ５が
発生した後、時刻同期フレームの最初に現れたＳＤのみ
を検出するフリップフロップ９をリセットし、２入力Ａ
ＮＤ１０の一方の入力を“１”とする。

【００２１】一方、シフトレジスタ１１にはＬＡＮコン
トローラ１からの送信データ信号Ｓ１が、マンチェスタ
エンコーダ・デコーダ２からの送信クロックＳ２に同期
して順次シフトインしていく。シフトレジスタ１１のパ
ラレル出力Ｑ１〜８がＳＤを示すパターン（１１０１０
１０１）になると、８入力ＡＮＤ１２の一致出力Ｓ１０
が“１”となる。この時に、２入力ＡＮＤ１０の出力が
“１”となり、ＳＤ検出信号Ｓ６が発生する。

【００２２】ＳＤ検出回路３は、このＳＤ検出信号Ｓ６
をカウンタ制御回路４に出力する。なお、この時フリッ
プフロップ９は８入力ＡＮＤ１２からの一致出力Ｓ１０
によりセットされるため、２入力ＡＮＤ１０の一方の入
力を“０”とする。これにより、ＳＤ検出回路３は、マ
ンチェスタエンコーダ・デコーダ２が次のキャリアセン
ス信号Ｓ５を受信し、ワンショット回路８を作動させる
まで、時刻同期フレームからＳＤと同一のデータパター
ンが現れてもＳＤ検出信号Ｓ６を出力しない。ここで、
ＳＤ検出回路３のＳＤの検出動作をタイミングチャート
に示すと図５のようになる。

【００２３】次に、カウンタ制御回路４による送信遅延
時間の計測動作について図６に示すブロック図を用いて
説明する。カウンタ制御回路４はＣＰＵからディジタル
出力回路５を介して入力された起動信号Ｓ７によりフリ
ップフロップ１３をセットし、カウンタ１４をセットす
る。その後、カウンタ１４にマンチェスタエンコーダ・
デコーダ２からの送信クロックＳ２のクロック数のカウ
ントを行わせることにより、送信遅延時間の計測を行わ
せる。

【００２４】ここで、ＳＤ検出回路３からのＳＤ検出信
号Ｓ６が入力されると、カウンタ制御回路４はこのＳＤ
検出信号Ｓ６をＦＩＦＯ１５に入力する。ＦＩＦＯ１５
はＳＤ検出信号Ｓ６が入力されると、この時点でのカウ
ンタ１４が計測している送信遅延時間を記憶する。

【００２５】その後、時刻同期フレームが衝突すること
なく受信側に到着した場合は、受信側から送信されるＡ
ＣＫフレームがマンチェスタエンコーダ・デコーダ２を
介してＣＰＵに入力される。ＣＰＵはＡＣＫフレームが
入力されたならば、カウンタ１４の停止信号Ｓ８をカウ
ンタ制御回路４に入力する。カウンタ制御回路４は、こ
の停止信号Ｓ８によりフリップフロップ１３をリセット
し、カウンタ１４をリセットする。また、ＣＰＵはディ
ジタル入力回路６を介してＦＩＦＯ１５に記憶している
送信遅延時間を読み出す。

【００２６】しかし、時刻同期フレームが送信され、フ
レーム同士の衝突が発生した場合は、再度時刻同期フレ
ームを送信するため、上記の送信遅延時間をそのまま送
信遅延時間とすることはできない。そこで、次にフレー
ム同士の衝突が発生した場合の送信遅延時間の計測動作
について、図７に示すタイミングチャートを用いて説明
する。

【００２７】ＬＡＮコントローラ１は送信した時刻同期
フレームがデータ伝送路上で他のフレームと衝突したこ
とを知ると、所定の時間経過後再び時刻同期フレームを
送信し、時刻同期フレームが受信側に届くまでこの動作
を繰返す。例えば、今衝突が２回発生し、３回目で成功
したとすると、ＬＡＮコントローラ１は時刻同期フレー
ムを３回送信したことになる。

【００２８】この場合において、カウンタ制御回路４は
まずＣＰＵからの起動信号Ｓ７によりフリップフロップ
１３をセットし、カウンタ１４をセットする。その後、
カウンタ１４にマンチェスタエンコーダ・デコーダ２か
らの送信クロックＳ２のクロック数のカウントを行わせ
ることにより、送信遅延時間の計測を行わせる。

【００２９】ここで、時刻同期フレームの送信要求がさ
れてから最初の時刻同期フレームが送信されてから１回
目のＳＤが検出されるまでの送信遅延時間をＴ１、２回
目のＳＤが検出されるまでの送信遅延時間をＴ２、３回
目のＳＤが検出されるまでの送信遅延時間をＴ３とする
と、ＦＩＦＯ１５には送信遅延時間Ｔ１，Ｔ２，Ｔ３が
記憶される。

【００３０】一方、時刻同期フレームが３回目の送信に
より受信側に到着すると、受信側はＡＣＫフレームを送
信してくるので、送信側はＡＣＫフレームを受信すると
、ＣＰＵはディジタル出力回路５を介してカウンタ制御
回路４に停止信号Ｓ７を出力する。この停止信号Ｓ７に
よりフリップフロップ１３がリセットされ、カウンタ１
４がクリアされて停止する。

【００３１】ＣＰＵは、この時のＦＩＦＯ１５に入力さ
れている送信遅延時間Ｔ１，Ｔ２，Ｔ３をディジタル入
力回路７を介して読み出し、その最後の送信遅延時間Ｔ
３を送信遅延時間情報としてＬＡＮコントローラ１に与
える。ＬＡＮコントローラ１は、この送信遅延時間情報
を時刻補正フレームにセットして受信側に送信する。

【００３２】時刻補正フレームが受信側に到着すると、
受信側は時刻を補正した後ＡＣＫフレームを送信してく
るので、送信側はＡＣＫフレームを受信すると時刻同期
のための送信動作を終了する。

【００３３】このようにして、時刻同期フレームの送信
要求があってから、時刻同期フレームの最初のＳＤが検
出されるまでの時間を計測することにより、送信遅延時
間を計測することができる。なお、これまでの説明にお
いて、ＳＤ検出時間を記憶するための手段としてＦＩＦ
Ｏを用いたが、本発明はこれに限らず最後の時間Ｔ３が
記憶できるならば通常のメモリを用いてもよい。

【００３４】

【発明の効果】以上のように本発明によれば、ＣＳＭＡ
／ＣＤ方式のＬＡＮにおいても送信時の衝突による送信
遅延時間を計測することができるので、この計測値を用
いて時刻補正フレームを作成し、この時刻補正フレーム
により時刻同期フレームを補正することにより高精度な
時刻同期が可能となる。

【図面の簡単な説明】

【図１】本発明のＬＡＮの時刻同期装置の一実施例を示
すブロック図。

【図２】時刻同期装置の時刻同期動作を示すフローチャ
ート。

【図３】時刻同期フレーム受信側の時刻同期動作を示す
フローチャート。

【図４】ＳＤ検出回路のブロック図。

【図５】ＳＤ検出回路のＳＤ検出動作のタイミングチャ
ート。

【図６】カウンタ制御回路のブロック図。

【図７】カウンタ制御回路の送信遅延時間の計測動作の
タイミングチャート。

【符号の説明】

１　　　　ＬＡＮコントローラ ２　　　　マンチェスタエンコーダ・デコーダ３　　　
　ＳＤ検出回路 ４　　　　カウンタ制御回路 ５　　　　ディジタル出力回路 ６　　　　ディジタル入力回路 ７　　　　ＣＰＵバス

Claims (1)

【特許請求の範囲】
1. 【請求項１】　　時刻同期フレームを受信側が受信する
   まで繰返し送信することにより時刻同期を行うＬＡＮの
   時刻同期装置において、送信する時刻同期フレームの先
   頭を検出する検出手段と、受信側から返される時刻同期
   フレーム受信応答信号を受信する受信確認手段と、時刻
   同期フレームの送信処理開始から時刻同期フレームの先
   頭が前記検出手段にて検出される毎の送信遅延時間を計
   測するカウント手段と、前記受信確認手段での時刻同期
   フレーム受信応答信号の受信に基づき、時刻同期フレー
   ムの送信処理開始から受信側で受信した時刻同期フレー
   ムの先頭が送信されるまでの送信遅延時間を前記カウン
   ト手段より読み出す読出手段と、この読出手段より読み
   出された送信遅延時間に基づく時刻補正フレームを送信
   する手段とを備えたことを特徴とするＬＡＮの時刻同期
   装置。