JPH0320177B2 - - Google Patents
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- JPH0320177B2 JPH0320177B2 JP60088426A JP8842685A JPH0320177B2 JP H0320177 B2 JPH0320177 B2 JP H0320177B2 JP 60088426 A JP60088426 A JP 60088426A JP 8842685 A JP8842685 A JP 8842685A JP H0320177 B2 JPH0320177 B2 JP H0320177B2
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- JP
- Japan
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- signal
- phase difference
- clock
- transmission
- circuit
- Prior art date
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- Expired - Lifetime
Links
- 230000005540 biological transmission Effects 0.000 claims description 26
- 238000001514 detection method Methods 0.000 claims description 7
- MXFYUGSDGTUVEP-UHFFFAOYSA-N 4-fluoro-1-(1-thiophen-2-ylcyclohexyl)piperidine Chemical compound C1CC(F)CCN1C1(C=2SC=CC=2)CCCCC1 MXFYUGSDGTUVEP-UHFFFAOYSA-N 0.000 description 16
- 102100038023 DNA fragmentation factor subunit beta Human genes 0.000 description 6
- 101100277639 Homo sapiens DFFB gene Proteins 0.000 description 6
- 238000010586 diagram Methods 0.000 description 6
- 230000000630 rising effect Effects 0.000 description 4
- 230000003111 delayed effect Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000001360 synchronised effect Effects 0.000 description 2
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- 230000001934 delay Effects 0.000 description 1
- 239000013307 optical fiber Substances 0.000 description 1
Landscapes
- Small-Scale Networks (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、ループ伝送システムの各局におい
て独立に発生される送信クロツクと、受信信号と
の同期をとるのに使用される同期補正回路に関す
る。
て独立に発生される送信クロツクと、受信信号と
の同期をとるのに使用される同期補正回路に関す
る。
複数の制地対象が離散している工場数におい
て、これらの制御対象の間でデータ伝送を行う場
合には、第３図に示すループ伝送システムが用い
られることが多い。図においてST１〜STnは
各々局であり、ｌ，ｌ…は同軸ケーブルあるいは
光フアイバ等からなる回線である。そして、上記
各局STi（ｉ＝１、２…ｎ）においては、各局独
立に発生する同一周波数（例えば1MHz）の送信
クロツクに同期させて、受信信号を波形整形し、
送信（中継）するようにしている。
て、これらの制御対象の間でデータ伝送を行う場
合には、第３図に示すループ伝送システムが用い
られることが多い。図においてST１〜STnは
各々局であり、ｌ，ｌ…は同軸ケーブルあるいは
光フアイバ等からなる回線である。そして、上記
各局STi（ｉ＝１、２…ｎ）においては、各局独
立に発生する同一周波数（例えば1MHz）の送信
クロツクに同期させて、受信信号を波形整形し、
送信（中継）するようにしている。
第４図は、このような同期に用いられる同期補
正回路の構成を示すもので、特願昭59−087339号
から引用したものである。
正回路の構成を示すもので、特願昭59−087339号
から引用したものである。
第３図の局STiのうち、送信権を取つた局は、
適宜の間隔（例えば１〜２ｍｓ）で、回線ｌに一
定の同期パターンを送出する。各局STiは、この
同期パターンを検出して、第４図に示す受信クロ
ツクKCPを形成する一方、受信クロツクRCPと
同一の周波数を有する送信クロツクFTCPを、各
局独立に発生している。これら両クロツクRCP
とFTCPとは、位相差検出回路１に供給され、第
５図に斜線で示す部分がカウンタ１０で計数さ
れ、両者の位相差Δφに対応する値がバツフア１
１にセツトされる。この値は、デコーダ１２にお
いて位相差Δφに対応した信号DLk（ｋ＝０、１、
…７）に変換され、出力変換回路１３に供給され
る。
適宜の間隔（例えば１〜２ｍｓ）で、回線ｌに一
定の同期パターンを送出する。各局STiは、この
同期パターンを検出して、第４図に示す受信クロ
ツクKCPを形成する一方、受信クロツクRCPと
同一の周波数を有する送信クロツクFTCPを、各
局独立に発生している。これら両クロツクRCP
とFTCPとは、位相差検出回路１に供給され、第
５図に斜線で示す部分がカウンタ１０で計数さ
れ、両者の位相差Δφに対応する値がバツフア１
１にセツトされる。この値は、デコーダ１２にお
いて位相差Δφに対応した信号DLk（ｋ＝０、１、
…７）に変換され、出力変換回路１３に供給され
る。
一方、受信信号RSiは、デイレイ１４によつて
１／２受信クロツク分遅延され、信号RSi−１とな
り（第６図参照）、８ビツトのシフトレジスタ１
５に供給され、クロツクφα（このクロツクφαの
周波数は受信クロツクRCPの周波数の８倍であ
る）によつてシフトレジスタ１５にセツトされ
る。そして、デコーダ１２の出力DLkによつて
指定されたビツトDkの内容が出力選択回路１３
を介して出力され、信号RSi−２としてDFF２へ
供給される。この信号RSi−２が送信クロツク
FTCPの立ち下りによつてDFF２にセツトされ、
RDATAとして出力される（第６図参照）。すな
わち、信号RSi−１は、シフトレジスタ１５によ
つて、位相差Δφ分遅延されて信号RSi−２とな
り、この信号RSi−２と送信クロツクFTCPとの
同期がとられるようになつている。この結果、信
号RSi−２の各ビツトの略中央の値が、DFF２に
セセツトされ、信号RDATAとして受信される。
１／２受信クロツク分遅延され、信号RSi−１とな
り（第６図参照）、８ビツトのシフトレジスタ１
５に供給され、クロツクφα（このクロツクφαの
周波数は受信クロツクRCPの周波数の８倍であ
る）によつてシフトレジスタ１５にセツトされ
る。そして、デコーダ１２の出力DLkによつて
指定されたビツトDkの内容が出力選択回路１３
を介して出力され、信号RSi−２としてDFF２へ
供給される。この信号RSi−２が送信クロツク
FTCPの立ち下りによつてDFF２にセツトされ、
RDATAとして出力される（第６図参照）。すな
わち、信号RSi−１は、シフトレジスタ１５によ
つて、位相差Δφ分遅延されて信号RSi−２とな
り、この信号RSi−２と送信クロツクFTCPとの
同期がとられるようになつている。この結果、信
号RSi−２の各ビツトの略中央の値が、DFF２に
セセツトされ、信号RDATAとして受信される。
ところで、上述した従来の同期補正回路におい
ては、一の同期パターンが来てから次の同期パタ
ーンが来るまでの間、位相差Δφの検出は行わな
い。従つて、この間、位相差Δφは一定であると
みなして動作せざるを得ず、ジツタ等によつて位
相差Δφが変化した場合には、信号RSi−２と送
信クロツクFTCPとの同期がはずれて、受信信号
RSiを正しく復元できないといつた不都合の生じ
ることがあつた。
ては、一の同期パターンが来てから次の同期パタ
ーンが来るまでの間、位相差Δφの検出は行わな
い。従つて、この間、位相差Δφは一定であると
みなして動作せざるを得ず、ジツタ等によつて位
相差Δφが変化した場合には、信号RSi−２と送
信クロツクFTCPとの同期がはずれて、受信信号
RSiを正しく復元できないといつた不都合の生じ
ることがあつた。
この発明は、上記の事情に鑑みてなされたもの
で、送信クロツクと受信信号との同期が、ジツタ
等の外乱によつて乱されることのない同期補正回
路を提供することを目的としている。
で、送信クロツクと受信信号との同期が、ジツタ
等の外乱によつて乱されることのない同期補正回
路を提供することを目的としている。
上記問題点を解決するために、この発明は、受
信信号を可変時間遅延させる可変遅延回路と、こ
の可変遅延回路の出力と送信クロツクとの位相差
を検出する位相差検出回路と、前記位相差に基づ
いて前記可変遅延回路の可変時間を設定する設定
手段とを具備することを特徴とする。
信信号を可変時間遅延させる可変遅延回路と、こ
の可変遅延回路の出力と送信クロツクとの位相差
を検出する位相差検出回路と、前記位相差に基づ
いて前記可変遅延回路の可変時間を設定する設定
手段とを具備することを特徴とする。
上記構成によれば、受信信号を可変時間遅延さ
せて得た信号（以下、信号RSiaという）と、送
信クロツクとの位相差とが常時検出され、これが
所定の値となるようにコントロールされるので、
信号RSiaと送信クロツクとから、受信信号を常
に正しく復元することができる。
せて得た信号（以下、信号RSiaという）と、送
信クロツクとの位相差とが常時検出され、これが
所定の値となるようにコントロールされるので、
信号RSiaと送信クロツクとから、受信信号を常
に正しく復元することができる。
以下、図面を参照して本発明の一実施例を説明
する。
する。
第１図は、本発明の一実施例による同期補正回
路の構成を示すブロツク図である。この図におい
て、２１は後述する信号RSiaと自局の受信クロ
ツクFTCPとの位相差Δφを検出する位相差検出
回路である。位相差検出回路２１は、第２図に示
すように、信号RSiaの立ち下りから送信クロツ
クFTCPの立ち上りまでの間（位相差Δφに相
当）、カウンタ２２にイネーブル信号SENを送
り、カウンタ２２は、この間に供給されるクロツ
クφa（8MHz）のパルス数をカウントする。カウ
ンタ２２のカウント値Ｎは、バツフア１１を介し
て比較器２４の第１データ入力端に供給される。
なお、カウンタ２２は、すでに述べた同期パター
ンを検出したときに出力される同期パターン検知
信号SPによつて、カウント値Ｎ＝４にプリセツ
トされるようになつている。
路の構成を示すブロツク図である。この図におい
て、２１は後述する信号RSiaと自局の受信クロ
ツクFTCPとの位相差Δφを検出する位相差検出
回路である。位相差検出回路２１は、第２図に示
すように、信号RSiaの立ち下りから送信クロツ
クFTCPの立ち上りまでの間（位相差Δφに相
当）、カウンタ２２にイネーブル信号SENを送
り、カウンタ２２は、この間に供給されるクロツ
クφa（8MHz）のパルス数をカウントする。カウ
ンタ２２のカウント値Ｎは、バツフア１１を介し
て比較器２４の第１データ入力端に供給される。
なお、カウンタ２２は、すでに述べた同期パター
ンを検出したときに出力される同期パターン検知
信号SPによつて、カウント値Ｎ＝４にプリセツ
トされるようになつている。
上記比較器２４の第２データ入力端には基準値
４が供給され、カウント値Ｎと比較される。そし
て、 (a) Ｎ＝４のときは、ホールド信号がアツプ／ダ
ウンカウンタ（以下、Ｕ／Ｄカウンタという）
２５のホールド端HDに供給され、Ｕ／Ｄカウ
ンタ２５のカウント値ｋがホールドされ、 (b) Ｎ＞４のときは、アツプ信号（“Ｈ”レベル）
がＵ／Ｄカウンタ２５のアツプ／ダウン端Ｕ／
Ｄに供給されて、Ｕ／Ｄカウンタ２５のカウン
ト値ｋが１加算され、 (c) Ｎ＜４のときは、ダウン信号（“Ｌ”レベル）
がＵ／Ｄカウンタ２５のアツプ／ダウン端Ｕ／
Ｄに供給されて、Ｕ／Ｄカウンタ２５のカウン
ト値ｋが１減算される。
４が供給され、カウント値Ｎと比較される。そし
て、 (a) Ｎ＝４のときは、ホールド信号がアツプ／ダ
ウンカウンタ（以下、Ｕ／Ｄカウンタという）
２５のホールド端HDに供給され、Ｕ／Ｄカウ
ンタ２５のカウント値ｋがホールドされ、 (b) Ｎ＞４のときは、アツプ信号（“Ｈ”レベル）
がＵ／Ｄカウンタ２５のアツプ／ダウン端Ｕ／
Ｄに供給されて、Ｕ／Ｄカウンタ２５のカウン
ト値ｋが１加算され、 (c) Ｎ＜４のときは、ダウン信号（“Ｌ”レベル）
がＵ／Ｄカウンタ２５のアツプ／ダウン端Ｕ／
Ｄに供給されて、Ｕ／Ｄカウンタ２５のカウン
ト値ｋが１減算される。
次に、Ｕ／Ｄカウンタ２５のカウント値ｋは、
マルチプレクサ２７のセレクト端SL0〜SL2に供
給され、マルチプレクサ２７のデータ入力端に供
給されたシフトレジスタ１５の各ビツト内容Dk
を選択する。すなわち、上記セレクト端SL0〜
SL2に供給された値がｋのとき、ビツト内容Dk
がマルチプレクサ２７から信号RSiaとして出力
される。こうして、Ｕ／Ｄカウンタ２５のカウン
ト値ｋによつて、受信信号RSiに時間kT（ここ
で、Ｔはクロツクφaの周期）の遅延を与えるこ
とができる。言い換えれば、構成要素１５，２７
は可変遅延回路として作動し、その出力信号
RSiaは、受信信号RSiに０〜7Tの遅延を与える
形となる。なお、送信クロツクFTCPの周期は
8Tに設定されているから、上記可変遅延回路の
最大遅延時間は、ほぼ送信クロツクFTCPの１周
期に相当する。
マルチプレクサ２７のセレクト端SL0〜SL2に供
給され、マルチプレクサ２７のデータ入力端に供
給されたシフトレジスタ１５の各ビツト内容Dk
を選択する。すなわち、上記セレクト端SL0〜
SL2に供給された値がｋのとき、ビツト内容Dk
がマルチプレクサ２７から信号RSiaとして出力
される。こうして、Ｕ／Ｄカウンタ２５のカウン
ト値ｋによつて、受信信号RSiに時間kT（ここ
で、Ｔはクロツクφaの周期）の遅延を与えるこ
とができる。言い換えれば、構成要素１５，２７
は可変遅延回路として作動し、その出力信号
RSiaは、受信信号RSiに０〜7Tの遅延を与える
形となる。なお、送信クロツクFTCPの周期は
8Tに設定されているから、上記可変遅延回路の
最大遅延時間は、ほぼ送信クロツクFTCPの１周
期に相当する。
上記信号RSiaは、DFF２のデータ入力端Ｄに
供給され、送信クロツクFTCPの立ち上りによつ
てDFF２にセツトされ、信号RDATAとして送
信される。
供給され、送信クロツクFTCPの立ち上りによつ
てDFF２にセツトされ、信号RDATAとして送
信される。
次に、上述した構成による本実施例の動作を説
明する。
明する。
まず、信号RSiaと送信パルスFTCPとの同期
がとれた状態にあつては、位相差Δφが送信クロ
ツクFTCPの180゜分、すなわち時間4Tに保たれ、
カウンタ２２のカウント値Ｎが４に保持される。
この状態においては、第２図に符号Ｂで示すよう
に、信号RSiaの立ち上り点と送信クロツク
FTCPの立ち上り点との差も約4Tとなるので、
信号RSiaのビツトの略中点が送信クロツク
FTCPの立ち上り点にくることとなり、この中点
の値がDFF２にセツトされ、信号RDATAとし
て出力される。
がとれた状態にあつては、位相差Δφが送信クロ
ツクFTCPの180゜分、すなわち時間4Tに保たれ、
カウンタ２２のカウント値Ｎが４に保持される。
この状態においては、第２図に符号Ｂで示すよう
に、信号RSiaの立ち上り点と送信クロツク
FTCPの立ち上り点との差も約4Tとなるので、
信号RSiaのビツトの略中点が送信クロツク
FTCPの立ち上り点にくることとなり、この中点
の値がDFF２にセツトされ、信号RDATAとし
て出力される。
一方、第２図に符号Ａで示すように、位相差
Δφが180゜より小さくなり、カウント値Ｎ＝３に
なつたとすると、比較器２４からＵ／Ｄカウンタ
２５にダウン信号が供給され、Ｕ／Ｄカウンタ２
５のカウント値ｋが１減算され、例えば３から２
に変化する。これによつて、受信信号RSiの遅延
時間も3Tから2Tに減少し、信号RSiaは時間Ｔ
（第２図ハに斜線で示す部分）だけ位相が進み、
位相差Δφが4Tとなるように調節される。これに
よつて、送信クロツクFTCPと信号RSiaとの同
期が再びとられる。
Δφが180゜より小さくなり、カウント値Ｎ＝３に
なつたとすると、比較器２４からＵ／Ｄカウンタ
２５にダウン信号が供給され、Ｕ／Ｄカウンタ２
５のカウント値ｋが１減算され、例えば３から２
に変化する。これによつて、受信信号RSiの遅延
時間も3Tから2Tに減少し、信号RSiaは時間Ｔ
（第２図ハに斜線で示す部分）だけ位相が進み、
位相差Δφが4Tとなるように調節される。これに
よつて、送信クロツクFTCPと信号RSiaとの同
期が再びとられる。
以上説明したように、この発明は、可変遅延回
路の出力RSiaと送信クロツクFTCPとの位相差
を検出し、この位相差が常に所定の値に保たれる
ようにし、前記出力RSiaを送信クロツクで読み
取るようにしたので、ジツタが発生した場合やデ
ータが長い場合においても、常に正しい送受信を
行うことができる。
路の出力RSiaと送信クロツクFTCPとの位相差
を検出し、この位相差が常に所定の値に保たれる
ようにし、前記出力RSiaを送信クロツクで読み
取るようにしたので、ジツタが発生した場合やデ
ータが長い場合においても、常に正しい送受信を
行うことができる。
第１図は本発明の一実施例の構成を示すブロツ
ク図、第２図は同実施例の動作を説明するための
波形図、第３図はループ伝送システムの構成を示
す概念図、第４図は従来の同期補正回路の構成を
示すブロツク図、第５図および第６図は同回路の
動作を説明するための波形図である。 １５……シフトレジスタ、２１……位相差検出
回路、２２……カウンタ、２４……比較器、２５
……Ｕ／Ｄカウンタ（以上２４，２５は設定手
段）、２７……マルチプレクサ（以上１５，２７
は可変遅延回路）。
ク図、第２図は同実施例の動作を説明するための
波形図、第３図はループ伝送システムの構成を示
す概念図、第４図は従来の同期補正回路の構成を
示すブロツク図、第５図および第６図は同回路の
動作を説明するための波形図である。 １５……シフトレジスタ、２１……位相差検出
回路、２２……カウンタ、２４……比較器、２５
……Ｕ／Ｄカウンタ（以上２４，２５は設定手
段）、２７……マルチプレクサ（以上１５，２７
は可変遅延回路）。
Claims (1)
- 【特許請求の範囲】 １ 同一周波数の送信クロツクを各局独立に発生
し、この送信クロツクと同期させて受信信号を送
信信号に変換し中継動作をするようにしたループ
伝送装置において、 前記受信信号が逐次記憶されるシフトレジスタ
と前記シフトレジスタの所定ビツトを選択する選
択回路とで構成され、前記受信信号の遅延時間を
設定する遅延信号に応じて前記所定ビツトのデー
タを選択して出力する可変遅延回路と、 この可変遅延回路の出力と前記送信クロツクと
の位相差を検出する位相差検出回路と、 前記位相差を常に所定の値に保持する前記遅延
信号を出力する手段とを具備することを特徴とす
る同期補正回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60088426A JPS61245731A (ja) | 1985-04-24 | 1985-04-24 | 同期補正回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60088426A JPS61245731A (ja) | 1985-04-24 | 1985-04-24 | 同期補正回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61245731A JPS61245731A (ja) | 1986-11-01 |
| JPH0320177B2 true JPH0320177B2 (ja) | 1991-03-18 |
Family
ID=13942455
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60088426A Granted JPS61245731A (ja) | 1985-04-24 | 1985-04-24 | 同期補正回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61245731A (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4943857A (en) * | 1987-04-24 | 1990-07-24 | Hitachi, Ltd. | Synchronizing circuit for an external signal and an internal sampling clock signal |
| JPH0671272B2 (ja) * | 1988-07-08 | 1994-09-07 | 株式会社東芝 | ループネットワークのループ制御方式 |
| JPH04215341A (ja) * | 1990-12-13 | 1992-08-06 | Sumitomo Electric Ind Ltd | データの受信タイミング補正装置 |
| US5206857A (en) * | 1991-04-29 | 1993-04-27 | At&T Bell Laboratories | Apparatus and method for timing distribution over an asynchronous ring |
| JP6413585B2 (ja) | 2014-10-06 | 2018-10-31 | 株式会社ソシオネクスト | 送信回路、集積回路及びパラレルシリアル変換方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55127745A (en) * | 1979-03-26 | 1980-10-02 | Hitachi Denshi Ltd | Bit buffer system |
-
1985
- 1985-04-24 JP JP60088426A patent/JPS61245731A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55127745A (en) * | 1979-03-26 | 1980-10-02 | Hitachi Denshi Ltd | Bit buffer system |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61245731A (ja) | 1986-11-01 |
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