JPH0426472B2 - - Google Patents
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- JPH0426472B2 JPH0426472B2 JP59177983A JP17798384A JPH0426472B2 JP H0426472 B2 JPH0426472 B2 JP H0426472B2 JP 59177983 A JP59177983 A JP 59177983A JP 17798384 A JP17798384 A JP 17798384A JP H0426472 B2 JPH0426472 B2 JP H0426472B2
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- JP
- Japan
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- circuit
- output
- data
- color
- processor
- Prior art date
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- 230000015572 biosynthetic process Effects 0.000 claims description 10
- 238000003786 synthesis reaction Methods 0.000 claims description 10
- 238000001514 detection method Methods 0.000 claims description 6
- 238000000034 method Methods 0.000 claims description 5
- 230000000873 masking effect Effects 0.000 claims description 4
- 239000003086 colorant Substances 0.000 description 13
- 238000010422 painting Methods 0.000 description 4
- 238000010586 diagram Methods 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 239000003973 paint Substances 0.000 description 2
- 238000004040 coloring Methods 0.000 description 1
- 239000002131 composite material Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
Landscapes
- Image Processing (AREA)
- Controls And Circuits For Display Device (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、プロセツサ及びメモリを備えるデイ
スプレイにおいて、プロセツサが指定した色を画
面中から検出する色検出回路に関する。
スプレイにおいて、プロセツサが指定した色を画
面中から検出する色検出回路に関する。
パーソナルコンピユータはプロセツサ
（CPU）、デイスプレイ（CRT）、及びメモリ
（VRAM：ビデオ ランダム アクセスメモリ）
を備え、表示すべき文字または図形のパターンデ
ータを該メモリに書込み、これを読出してCRT
に表示するという方式のものが多い。表示がカラ
ーで行なわれるときCRT（陰極線管）は当然カラ
ーチユーブになり、VRAMはＲ（赤）、Ｇ（緑）、
Ｂ（青）用の３個で構成される。これらの３色は
アナログ的に組合わせると多種の色になるが、デ
ジタル的な組合せ即ちＲを採用(1)または不採用
（０）とするというような方式では、得られる色
は７色である。そこで輝度（）も加え、７色と
その明暗を加えて多様性を増す、タイルペイント
と呼ばれる方式をとつて更に多種多様とすること
もある。
（CPU）、デイスプレイ（CRT）、及びメモリ
（VRAM：ビデオ ランダム アクセスメモリ）
を備え、表示すべき文字または図形のパターンデ
ータを該メモリに書込み、これを読出してCRT
に表示するという方式のものが多い。表示がカラ
ーで行なわれるときCRT（陰極線管）は当然カラ
ーチユーブになり、VRAMはＲ（赤）、Ｇ（緑）、
Ｂ（青）用の３個で構成される。これらの３色は
アナログ的に組合わせると多種の色になるが、デ
ジタル的な組合せ即ちＲを採用(1)または不採用
（０）とするというような方式では、得られる色
は７色である。そこで輝度（）も加え、７色と
その明暗を加えて多様性を増す、タイルペイント
と呼ばれる方式をとつて更に多種多様とすること
もある。
デジタル的な使用法ではCRTの管面はドツト
の集合で扱われ、例えば水平方向に640ドツト、
垂直方向には水平走査線数だけのドツト等とされ
る。カラーの場合、該ドツトはＲ、Ｇ、B3ビツ
トからなる。かゝるドツトで見てＲについては
010101，……Ｂについては101010，……，Ｇ＝１
＝０とすると、つまり赤ドツトと青ドツトが交互
に並ぶと、人間の目には赤と青の中間色に見え、
これがタイルペイントと呼ばれる技法である。
の集合で扱われ、例えば水平方向に640ドツト、
垂直方向には水平走査線数だけのドツト等とされ
る。カラーの場合、該ドツトはＲ、Ｇ、B3ビツ
トからなる。かゝるドツトで見てＲについては
010101，……Ｂについては101010，……，Ｇ＝１
＝０とすると、つまり赤ドツトと青ドツトが交互
に並ぶと、人間の目には赤と青の中間色に見え、
これがタイルペイントと呼ばれる技法である。
またメモリチツプは一般に１アドレス１メモリ
セルであり、あるアドレスでアクセスすると１メ
モリセル従つて１ビツトに対しデータ書込み／読
出しが行なわれるだけである。しかしかゝるメモ
リチツプを複数個例えば８個並列に使用すると、
８ビツト同時アクセス可能になる。パーソナルコ
ンピユータではCPUのバス幅は８，16ビツトな
どであるるから、同時アクセス可能メモリセル数
をバス幅に等しく選んでおくと、バス幅単位でデ
ータ処理することができる。こゝではバス幅８、
従つて８ビツト単位の処理が可能、とする。
セルであり、あるアドレスでアクセスすると１メ
モリセル従つて１ビツトに対しデータ書込み／読
出しが行なわれるだけである。しかしかゝるメモ
リチツプを複数個例えば８個並列に使用すると、
８ビツト同時アクセス可能になる。パーソナルコ
ンピユータではCPUのバス幅は８，16ビツトな
どであるるから、同時アクセス可能メモリセル数
をバス幅に等しく選んでおくと、バス幅単位でデ
ータ処理することができる。こゝではバス幅８、
従つて８ビツト単位の処理が可能、とする。
パーソナルコンピユータでは画面中の図形に色
を塗る、ある色の図形を他の色に変えるという操
作が行なわれる。図形の色を変える（チエンジカ
ラー）場合はVRAMを読出して、指定された色
の部分を検出し、それを他の色に変える（そこへ
他の色のデータを書込む）ことで行なわれ、ハー
ドウエアで処理できる。色を塗る（ペイント）場
合は図形の始点と終点つまり走査方向でみて左側
輪廓点と右側輪廓点を求め、これらの間を指定さ
れた色にする。これはソフトウエアで処理するの
が普通で、ハードウエアでは処理しにくい。ソフ
トウエアでの色変更にはパレツト機能が広く使わ
れている。これはカラーコードを変更するもの
で、例えばCOLOR＝（２，６）としてカラーコ
ード２（赤）はカラーコード６（黄）に変更するこ
とを指示し、次いでCOLOR2，PRINT“Ｘ”と
すれば文字Ｘが黄で表示される。このパレツト機
能はカラーコードの変更で色変更を行なうので、
画面全体の当該色が変更され、画面一部のみ色変
更することはできない。
を塗る、ある色の図形を他の色に変えるという操
作が行なわれる。図形の色を変える（チエンジカ
ラー）場合はVRAMを読出して、指定された色
の部分を検出し、それを他の色に変える（そこへ
他の色のデータを書込む）ことで行なわれ、ハー
ドウエアで処理できる。色を塗る（ペイント）場
合は図形の始点と終点つまり走査方向でみて左側
輪廓点と右側輪廓点を求め、これらの間を指定さ
れた色にする。これはソフトウエアで処理するの
が普通で、ハードウエアでは処理しにくい。ソフ
トウエアでの色変更にはパレツト機能が広く使わ
れている。これはカラーコードを変更するもの
で、例えばCOLOR＝（２，６）としてカラーコ
ード２（赤）はカラーコード６（黄）に変更するこ
とを指示し、次いでCOLOR2，PRINT“Ｘ”と
すれば文字Ｘが黄で表示される。このパレツト機
能はカラーコードの変更で色変更を行なうので、
画面全体の当該色が変更され、画面一部のみ色変
更することはできない。
色変更をソフトウエアで行なうにはCPUが
VRAMを読み出し、指定された色を検出するこ
とが必要で、そしてカラーの場合は上記のように
VRAMは３個または４個あるからこれらの
VRAMを８ビツト単位で逐次読出し、先に読出
したデータはレジスタ又はバツフアメモリに格納
しておき、最後まで読出した段階でこれらの８ビ
ツトデータ３〜４個が指定された色データと一致
するか否かを比較、検出しなければならない。こ
れは時間を要する。
VRAMを読み出し、指定された色を検出するこ
とが必要で、そしてカラーの場合は上記のように
VRAMは３個または４個あるからこれらの
VRAMを８ビツト単位で逐次読出し、先に読出
したデータはレジスタ又はバツフアメモリに格納
しておき、最後まで読出した段階でこれらの８ビ
ツトデータ３〜４個が指定された色データと一致
するか否かを比較、検出しなければならない。こ
れは時間を要する。
それ故本発明は色検出はハードウエアで行なつ
てペイント、チエンジカラーなどの処理を高速に
実行可能にしようとするものである。
てペイント、チエンジカラーなどの処理を高速に
実行可能にしようとするものである。
本発明は、プロセツサと、該プロセツサが出力
するアドレスでアクセスされる赤、青、緑用ビデ
オメモリを備え、該メモリに書込んだ色データを
読出してカラーチユーブに表示させるデイスプレ
イ装置における色検出回路において、前記プロセ
ツサにより検出すべき色のデータを書込まれる比
較レジスタと、前記プロセツサにより赤、青、緑
用各ビデオメモリから読出された複数ビツト単位
のデータをラツチする回路と、該ラツチ回路の出
力と比較レジスタの出力とを赤、青、緑別及びビ
ツト別に比較する比較回路と、該比較回路からの
出力が赤、青、緑とも一致するビツトで一致を、
その他のビツトで不一致を出す出力を生じこれを
前記プロセツサへ入力する比較結果合成回路とを
備え、前記プロセツサが比較結果合成回路からの
出力に基ずいて、ビデオメモリ内における検出す
べき色のデータの記憶位置を検出し、該位置のデ
ータの処理を行なうことを特徴とするが、次に実
施例を参照しながら構成、作用を詳細に説明す
る。
するアドレスでアクセスされる赤、青、緑用ビデ
オメモリを備え、該メモリに書込んだ色データを
読出してカラーチユーブに表示させるデイスプレ
イ装置における色検出回路において、前記プロセ
ツサにより検出すべき色のデータを書込まれる比
較レジスタと、前記プロセツサにより赤、青、緑
用各ビデオメモリから読出された複数ビツト単位
のデータをラツチする回路と、該ラツチ回路の出
力と比較レジスタの出力とを赤、青、緑別及びビ
ツト別に比較する比較回路と、該比較回路からの
出力が赤、青、緑とも一致するビツトで一致を、
その他のビツトで不一致を出す出力を生じこれを
前記プロセツサへ入力する比較結果合成回路とを
備え、前記プロセツサが比較結果合成回路からの
出力に基ずいて、ビデオメモリ内における検出す
べき色のデータの記憶位置を検出し、該位置のデ
ータの処理を行なうことを特徴とするが、次に実
施例を参照しながら構成、作用を詳細に説明す
る。
第１図は本発明の実施例を示し、１０は
VRAMでＲバンク１２、Ｇバンク１４、Ｂバン
ク１６、およびＩバンク１８の４バンクからな
る。２０はVRAMデータのラツチ回路で、Ｒバ
ンク用２２、Ｇバンク用２４、Ｂバンク用２６、
およびＩバンク用２８の４個からなる。３０は比
較回路でやはりＲ用３２、Ｇ用３４、Ｂ用３６、
Ｉ用３８の４個からなり、４０はデイセーブル回
路でやはりＲバンク用４２、Ｇバンク用４４、Ｂ
バンク４６、Ｉバンク用４８の４個からなる。５
０は比較結果合成回路、５２は比較レジスタ、５
４はデイセーブルレジスタ、そして６０は中央処
理装置（CPU）である。
VRAMでＲバンク１２、Ｇバンク１４、Ｂバン
ク１６、およびＩバンク１８の４バンクからな
る。２０はVRAMデータのラツチ回路で、Ｒバ
ンク用２２、Ｇバンク用２４、Ｂバンク用２６、
およびＩバンク用２８の４個からなる。３０は比
較回路でやはりＲ用３２、Ｇ用３４、Ｂ用３６、
Ｉ用３８の４個からなり、４０はデイセーブル回
路でやはりＲバンク用４２、Ｇバンク用４４、Ｂ
バンク４６、Ｉバンク用４８の４個からなる。５
０は比較結果合成回路、５２は比較レジスタ、５
４はデイセーブルレジスタ、そして６０は中央処
理装置（CPU）である。
VRAM１０の各バンクはCRTデイスプレイ画
面のドツト数と同じビツト数（メモセル数）を持
ち、アドレスバス５６を通してCPU６０から与
えられるアドレスによりアクセスされる。ラツチ
回路２０はデータバス幅に合わせて本例では８ビ
ツトの容量を持ち、ラツチクロツクCLKが入力
するときVRAMデータバス上のデータをラツチ
する。比較レジスタ５２はＧ，Ｂ，Ｉ用に各１ビ
ツト計４ビツトを持ち、色検出に当つて検出対象
の色データをCPU６０により書込まれる。デイ
セーブルレジスタ５４はRGBI共通に８ビツトを
持ち、比較不要なビツトを指定するマスクデータ
をCPU６０により書込まれる。比較回路３０の
各回路例えばＲ比較回路３２はVRAMRバンク
データラツチ回路２２からの８ビツトＲデータ
と、比較レジスタ５２からのＲビツトとをビツト
シフトしながら逐次比較し、一致しているビツト
に対しては例えば１、不一致なビツトに対しては
本例では０の、８ビツトデータを出力する。他の
比較回路３４，３８もこれに準じる。デイセーブ
ル回路４０の各回路例えばＲバンククデイセーブ
ル回路４２はＲ比較回路３２からの８ビツト出力
と、デイセーブルレジスタ５４からの８ビツトマ
スクデータとを比較し、マスクされている部分の
比較結果は無視する、つまり一致でも不一致と
し、当該ビツトの１，０をそのように本例では０
に書き換えて出力する。他のデイセーブル回路４
４，４６，４８もこれに準じる。更に比較結果合
成回路５０はデイセーブル回路４２，４４，４
６，４８からの８ビツト出力をビツト対応でチエ
ツク、RGBIとも一致したビツトを１（一致）、そ
れ以外を０（不一致）とした８ビツト出力を生じ
る。
面のドツト数と同じビツト数（メモセル数）を持
ち、アドレスバス５６を通してCPU６０から与
えられるアドレスによりアクセスされる。ラツチ
回路２０はデータバス幅に合わせて本例では８ビ
ツトの容量を持ち、ラツチクロツクCLKが入力
するときVRAMデータバス上のデータをラツチ
する。比較レジスタ５２はＧ，Ｂ，Ｉ用に各１ビ
ツト計４ビツトを持ち、色検出に当つて検出対象
の色データをCPU６０により書込まれる。デイ
セーブルレジスタ５４はRGBI共通に８ビツトを
持ち、比較不要なビツトを指定するマスクデータ
をCPU６０により書込まれる。比較回路３０の
各回路例えばＲ比較回路３２はVRAMRバンク
データラツチ回路２２からの８ビツトＲデータ
と、比較レジスタ５２からのＲビツトとをビツト
シフトしながら逐次比較し、一致しているビツト
に対しては例えば１、不一致なビツトに対しては
本例では０の、８ビツトデータを出力する。他の
比較回路３４，３８もこれに準じる。デイセーブ
ル回路４０の各回路例えばＲバンククデイセーブ
ル回路４２はＲ比較回路３２からの８ビツト出力
と、デイセーブルレジスタ５４からの８ビツトマ
スクデータとを比較し、マスクされている部分の
比較結果は無視する、つまり一致でも不一致と
し、当該ビツトの１，０をそのように本例では０
に書き換えて出力する。他のデイセーブル回路４
４，４６，４８もこれに準じる。更に比較結果合
成回路５０はデイセーブル回路４２，４４，４
６，４８からの８ビツト出力をビツト対応でチエ
ツク、RGBIとも一致したビツトを１（一致）、そ
れ以外を０（不一致）とした８ビツト出力を生じ
る。
次に二，三の例につき色検出動作を説明する
に、デイスプレイ画面に赤のドツトがあり、これ
を検出する場合CPU６０は比較レジスタ５２の
Ｒ用ビツトに１を、その他のＧ，Ｂ，Ｉ用ビツト
に０を書込む。またデイセーブルレジスタ５４は
本例ではオール０を書込み、マスクせず、とす
る。CPU６０は赤ドツトのある位置が分つてい
る場合はそのアドレスを、分つていない場合はテ
レビスキヤン式に逐次アドレスを発生し、
VRAM１０を読出す。赤ドツトのあるアドレス
をアクセスするとＲバンク１２の読出しデータは
例えば10000000の如くなり（１が始端にあるとは
限らないが）、Ｇ，Ｂ，Ｉバンク１４，１６，１
８の読出しデータはオール０となり、これがクロ
ツクCLKでラツチ回路２２，２４，２６，２８
にラツチされ、比較回路３０で比較レジスタ５２
のデータと比較される。本例では比較結果は第１
ビツトでＲ，Ｇ，Ｂ，Ｉ全ビツト一致となり、各
回路３２，３４，３６，３８の出力はオール１と
なり、これらはデイセーブル回路４２を通つて合
成回路５０に入り、該回路５０の出力は１とな
る。続く７ビツトは、少なくともＲビツトが不一
致であるから、０となる。これらはCPU６０へ
送られ、CPUは当該アドレスに指定した色があ
ることを検知もしくは確認する。
に、デイスプレイ画面に赤のドツトがあり、これ
を検出する場合CPU６０は比較レジスタ５２の
Ｒ用ビツトに１を、その他のＧ，Ｂ，Ｉ用ビツト
に０を書込む。またデイセーブルレジスタ５４は
本例ではオール０を書込み、マスクせず、とす
る。CPU６０は赤ドツトのある位置が分つてい
る場合はそのアドレスを、分つていない場合はテ
レビスキヤン式に逐次アドレスを発生し、
VRAM１０を読出す。赤ドツトのあるアドレス
をアクセスするとＲバンク１２の読出しデータは
例えば10000000の如くなり（１が始端にあるとは
限らないが）、Ｇ，Ｂ，Ｉバンク１４，１６，１
８の読出しデータはオール０となり、これがクロ
ツクCLKでラツチ回路２２，２４，２６，２８
にラツチされ、比較回路３０で比較レジスタ５２
のデータと比較される。本例では比較結果は第１
ビツトでＲ，Ｇ，Ｂ，Ｉ全ビツト一致となり、各
回路３２，３４，３６，３８の出力はオール１と
なり、これらはデイセーブル回路４２を通つて合
成回路５０に入り、該回路５０の出力は１とな
る。続く７ビツトは、少なくともＲビツトが不一
致であるから、０となる。これらはCPU６０へ
送られ、CPUは当該アドレスに指定した色があ
ることを検知もしくは確認する。
Ｒバンク１２の読出しデータが前記の10000000
でなく、例えば00100000であると、一致は第３ビ
ツトで生じ、比較結果合成回路５０の出力は
00100000となる。この場合の指定色存在アドレス
はVRAMアクセスアドレス＋２である。
でなく、例えば00100000であると、一致は第３ビ
ツトで生じ、比較結果合成回路５０の出力は
00100000となる。この場合の指定色存在アドレス
はVRAMアクセスアドレス＋２である。
なお輝度１が０ということは真暗を意味するの
ではなく、予め設定した明暗度の１つを指示す
る。Ｉ＝１も同様で、他の明暗度を指示する。
こゝで説明の便宜上Ｉ＝０とし、不問に付すこと
が多い。
ではなく、予め設定した明暗度の１つを指示す
る。Ｉ＝１も同様で、他の明暗度を指示する。
こゝで説明の便宜上Ｉ＝０とし、不問に付すこと
が多い。
合成色の場合は比較レジスタ５２にセツトする
データはＲ＝Ｇ＝１，Ｂ＝Ｉ＝０などとなり、白
ならＲ＝Ｇ＝Ｂ＝１，Ｉ＝０である。タイルペイ
ント色の場合は少なくとも複数ビツトを取上げ、
比較レジスタ５２に書込むデータはＲ＝01，Ｇ＝
10，Ｂ＝Ｉ＝00等とする必要があり、かゝるケー
スに対処するには比較レジスタ５２のＲ，Ｇ，
Ｂ，Ｉビツトを各々複数ビツトとしておくとよ
い。
データはＲ＝Ｇ＝１，Ｂ＝Ｉ＝０などとなり、白
ならＲ＝Ｇ＝Ｂ＝１，Ｉ＝０である。タイルペイ
ント色の場合は少なくとも複数ビツトを取上げ、
比較レジスタ５２に書込むデータはＲ＝01，Ｇ＝
10，Ｂ＝Ｉ＝00等とする必要があり、かゝるケー
スに対処するには比較レジスタ５２のＲ，Ｇ，
Ｂ，Ｉビツトを各々複数ビツトとしておくとよ
い。
データは複数ビツト、本例では８ビツト単位で
読出されるので、図形の輪廓部などでは前半又は
後半は図形外、残りが図形内という場合があり得
る。図形外については一致、不一致は問題外とす
ると、このようにな部分の比較結果はマスクする
のがよく、かゝる処理を行なうのがデイセーブル
レジスタ５４のデータと、デイセーブル回路４０
である。デイセーブル回路４０では、レジスタ５
４の出力によりマスク指示されている比較回路３
０の出力ビツトについてはそれが１（一致）、０
（不一致）いずれであれ、これを０（不一致）にし
て出力する。このようにすると、色を塗り変える
ような場合、図形外の部分まで色変更するような
ことがないという利点が得られる。
読出されるので、図形の輪廓部などでは前半又は
後半は図形外、残りが図形内という場合があり得
る。図形外については一致、不一致は問題外とす
ると、このようにな部分の比較結果はマスクする
のがよく、かゝる処理を行なうのがデイセーブル
レジスタ５４のデータと、デイセーブル回路４０
である。デイセーブル回路４０では、レジスタ５
４の出力によりマスク指示されている比較回路３
０の出力ビツトについてはそれが１（一致）、０
（不一致）いずれであれ、これを０（不一致）にし
て出力する。このようにすると、色を塗り変える
ような場合、図形外の部分まで色変更するような
ことがないという利点が得られる。
またデイセーブルレジスタ５４にＲ，Ｇ，Ｂ，
Ｉ用のビツトを設け、マスクビツトを立てられた
（１にされた）デイセーブル回路４２，４４，４
６，４８は比較回路３２，３４，３６，３８の出
力が何であつてもそれを全て１にして出力するよ
うに構成すると、色が完全に一致しなくても、似
かよつた色なら一致出力を生じるようにすること
ができる。例えばマスクしないのはＲのみとし、
残りのＧ，Ｂ，Ｉはマスクし、比較レジスタ５２
はＲ＝１，Ｇ＝Ｂ＝Ｉ＝０などとしておけば
VRAMからＲ系の色即ちＲ，RG，RB，RGBが
読出されたとき一致出力が得られる。
Ｉ用のビツトを設け、マスクビツトを立てられた
（１にされた）デイセーブル回路４２，４４，４
６，４８は比較回路３２，３４，３６，３８の出
力が何であつてもそれを全て１にして出力するよ
うに構成すると、色が完全に一致しなくても、似
かよつた色なら一致出力を生じるようにすること
ができる。例えばマスクしないのはＲのみとし、
残りのＧ，Ｂ，Ｉはマスクし、比較レジスタ５２
はＲ＝１，Ｇ＝Ｂ＝Ｉ＝０などとしておけば
VRAMからＲ系の色即ちＲ，RG，RB，RGBが
読出されたとき一致出力が得られる。
第２図は特に第１図の比較回路３０及びデイセ
ーブル回路４０の具体例を示す。この図ではＲ，
Ｇ，Ｂ，Ｉについて各１ビツトのみ示しており、
従つてラツチ回路２０ではＲバンク用ラツチ回路
（フリツプフロツプ）２２は８個、Ｇ，Ｂ，Ｉ用
フリツプフロツプも同様に８個ずつ設けられる、
等になる。比較回路３０は本例では排他オアで構
成され、一致で０、不一致で１である。これは次
のデイセーブル回路で反転されて一致で１、不一
致で０になる。デイセーブル４０はナンドゲート
で構成され、そして本例のデイセーブルレジスタ
５４はＲ，Ｇ，Ｂ，Ｉに対するマスクビツトを出
力する。このＲ〜ＩマスクビツトはＲ〜Ｉ
VRAM8ビツト読出しデータに共通に用いられる
が、ビツト毎に異なるようにしてもよい。また本
例では０でマスクする、１ならマスクしない、で
あり、０ならナンドゲート４２等の出力を比較結
果にかゝわらず１にする。比較結果合成回路５０
は本例ではアンドゲートであり、デイセーブル回
路４２，４４，４６，４８の出力が全て１のとき
のみ１出力を生じる。６２はバツフア（ドライ
バ）である。
ーブル回路４０の具体例を示す。この図ではＲ，
Ｇ，Ｂ，Ｉについて各１ビツトのみ示しており、
従つてラツチ回路２０ではＲバンク用ラツチ回路
（フリツプフロツプ）２２は８個、Ｇ，Ｂ，Ｉ用
フリツプフロツプも同様に８個ずつ設けられる、
等になる。比較回路３０は本例では排他オアで構
成され、一致で０、不一致で１である。これは次
のデイセーブル回路で反転されて一致で１、不一
致で０になる。デイセーブル４０はナンドゲート
で構成され、そして本例のデイセーブルレジスタ
５４はＲ，Ｇ，Ｂ，Ｉに対するマスクビツトを出
力する。このＲ〜ＩマスクビツトはＲ〜Ｉ
VRAM8ビツト読出しデータに共通に用いられる
が、ビツト毎に異なるようにしてもよい。また本
例では０でマスクする、１ならマスクしない、で
あり、０ならナンドゲート４２等の出力を比較結
果にかゝわらず１にする。比較結果合成回路５０
は本例ではアンドゲートであり、デイセーブル回
路４２，４４，４６，４８の出力が全て１のとき
のみ１出力を生じる。６２はバツフア（ドライ
バ）である。
以上の説明から明らかなように本発明では
CPUは色データをを比較レジスタに書込み、
VRAMアクセスアドレスを発生するだけで、デ
イスプレイ画面上の該色データで指定した色を持
つドツトを検出することができ、ペイントの境界
線を迅速にサーチすることができる。また、得ら
れる信号は各ビツト毎の一致、不一致を示す信号
であるから、指定色以外のドツトを知ることもで
き、それらを他の色に変更する、等の処理も容易
である。また比較して一致した、又は不一致であ
つたドツトに対しオア、アンド、など論理演算処
理を施すことができる。更に、デイセーブル回路
を設ければマスキングが可能となり、処理単位の
複数ビツトデータの一部は無視する、Ｒ，Ｇ，Ｂ
の１つまたは２つ等が一致していれば一致とす
る、等の処理が可能になる。
CPUは色データをを比較レジスタに書込み、
VRAMアクセスアドレスを発生するだけで、デ
イスプレイ画面上の該色データで指定した色を持
つドツトを検出することができ、ペイントの境界
線を迅速にサーチすることができる。また、得ら
れる信号は各ビツト毎の一致、不一致を示す信号
であるから、指定色以外のドツトを知ることもで
き、それらを他の色に変更する、等の処理も容易
である。また比較して一致した、又は不一致であ
つたドツトに対しオア、アンド、など論理演算処
理を施すことができる。更に、デイセーブル回路
を設ければマスキングが可能となり、処理単位の
複数ビツトデータの一部は無視する、Ｒ，Ｇ，Ｂ
の１つまたは２つ等が一致していれば一致とす
る、等の処理が可能になる。
第１図は本発明の実施例を示すブロツク図、第
２図は第１図の一部の具体例を示す回路図であ
る。 図面で６０はプロセツサ、１０はビデオメモ
リ、５２は比較レジスタ、２０はラツチ回路、３
０は比較回路、５０は比較結果合成回路である。
２図は第１図の一部の具体例を示す回路図であ
る。 図面で６０はプロセツサ、１０はビデオメモ
リ、５２は比較レジスタ、２０はラツチ回路、３
０は比較回路、５０は比較結果合成回路である。
Claims (1)
- 【特許請求の範囲】 １ プロセツサと、該プロセツサが出力するアド
レスでアクセスされる赤、青、緑用ビデオメモリ
を備え、該メモリに書込んだ色データを読出して
カラー表示させるデイスプレイ装置において、 前記プロセツサにより検出すべき色のデータを
書込まれる比較レジスタと、前記プロセツサによ
り赤、青、緑用各ビデオメモリから読出された複
数ビツト単位のデータをラツチする回路と、該ラ
ツチ回路の出力と比較レジスタの出力とを赤、
青、緑別及びビツト別に比較する比較回路と、 前記比較回路からの出力をマスクするか否かの
マスクデータをラツチするデイセーブルレジスタ
と、 前記デイセーブルレジスタのマスクデータに基
づいて、前記比較回路の出力をマスクするデイセ
ーブル回路と、 該デイセーブル回路の出力が赤、青、緑とも一
致するビツトで一致を、その他のビツトで不一致
を示す出力を生じこれを前記プロセツサへ入力す
る比較結果合成回路とを備え、 前記プロセツサが比較結果合成回路からの出力
に基づいて、ビデオメモリ内における検出すべき
色のデータの記憶位置を検出し、該位置のデータ
の処理を行なうことを特徴とする色検出回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59177983A JPS6155694A (ja) | 1984-08-27 | 1984-08-27 | 色検出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59177983A JPS6155694A (ja) | 1984-08-27 | 1984-08-27 | 色検出回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6155694A JPS6155694A (ja) | 1986-03-20 |
| JPH0426472B2 true JPH0426472B2 (ja) | 1992-05-07 |
Family
ID=16040482
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59177983A Granted JPS6155694A (ja) | 1984-08-27 | 1984-08-27 | 色検出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6155694A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06100816B2 (ja) * | 1986-11-18 | 1994-12-12 | 大日本印刷株式会社 | 無地網用フイルム原版作成装置 |
| JPS63214861A (ja) * | 1987-03-03 | 1988-09-07 | Casio Comput Co Ltd | 電子受信装置のメモリ制御回路 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5631154A (en) * | 1979-08-23 | 1981-03-28 | Victor Co Of Japan Ltd | Memory device |
| JPS58189690A (ja) * | 1982-04-30 | 1983-11-05 | 株式会社日立製作所 | 画像表示装置 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5538355U (ja) * | 1978-09-04 | 1980-03-12 |
-
1984
- 1984-08-27 JP JP59177983A patent/JPS6155694A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5631154A (en) * | 1979-08-23 | 1981-03-28 | Victor Co Of Japan Ltd | Memory device |
| JPS58189690A (ja) * | 1982-04-30 | 1983-11-05 | 株式会社日立製作所 | 画像表示装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6155694A (ja) | 1986-03-20 |
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