JPH0426325A - 多接続電源盤 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概　要〕 複数の基本部電源盤の電源投入を共通部電源盤が制御す
る多接続電源盤に関し、 共通部電源盤からデージ・チェイン接続される複数の基
本部電源盤の電源投入を時間差で行うことができるとと
もに、個々にも制御することができることを目的とし、 デージ・チェイン接続される複数の基本部電源盤と、基
本部電源盤の全てを電源投入するｉｉ電源投入指示応じ
て、基本部電源盤に一括電源投入信号を送出し、各基本
部電源盤に共通する動作を制御する共通部電源盤とを備
えた多接続電源盤において、各基本部電源盤は、一括電
源投入信号、あるいは自電源盤の電源投入指示に応じて
、電源投入を行う電源投入回路と、一括電源投入信号に
所定の時間遅延を与えて次段の基本部電源盤に送出する
遅延回路とを備え、共通部電源盤は、少なくとも一つの
基本部電源盤の電源投入に応じて、自電源盤の電源投入
を行う電源投入回路を備えて構成される。

〔産業上の利用分野〕

本発明は、複数の基本部電源盤の電源投入を共通都電源
が制御する多接続電源盤に関するものである。

〔従来の技術〕

複数の基本部電源盤は、それぞれが共通部電源盤に接続
され、共通部電源盤から送出される電源投入信号に応じ
て、電源投入が行われる。

共通部電源盤は、複数の基本部電源盤の電源投入に際し
、突入電流を最小限にするために、基本部電源盤と同数
の遅延回路を備え、各基本部電源盤に遅延回路を介して
電源投入信号を送出する。

すなわち、各遅延回路に異なる遅延量を設定して各基本
部電源盤への電源投入信号の送出時間をずらし、複数の
基本部電源盤を時間差で電源投入していた。

〔発明が解決しようとする課題〕

ところで、上述した従来の多接続電源盤では、共通部電
源盤が、複数の基本部電源盤に接続されるために、共通
部電源盤から引き出されるケーブルの本数が多くなり、
配線が複雑になっていた。

また、共通部電源盤内に複数の遅延回路を備えるために
、共通部電源盤内部の回路が複雑になっていた。

本発明は、共通部電源盤からデージ・チェイン接続され
る複数の基本部電源盤の電源投入を時間差で行うことが
できるとともに、個々にも制御することができる多接続
電源盤を提供することを目的としている。

〔課題を解決するための手段〕

第１図は、本発明の原理ブロック図である。

図において、多接続電源盤は、デージ・チェイン接続さ
れる複数の基本部電源盤１５と、基本部電源盤の全てを
電源投入する電源投入指示に応じて、基本部電源盤１５
に一括電源投入信号を送出し、基本部電源盤１５に共通
する動作を制御する共通部電源盤１１とを備える。

本発明では、各基本部電源盤１５は、一括電源投入信号
、あるいは自電源盤の電源投入指示に応じて、電源投入
を行う電源投入回路１７と、一括電源投入信号に所定の
時間遅延を与えて次段の基本部電源盤１５に送出する遅
延回路１９とを備える。

また、共通部電源盤１１は、少なくとも一つの基本部電
源盤１５の電源投入に応じて、自電源盤の電源投入を行
う電源投入回路１３を備えた。

〔作　用〕

本発明では、各基本部電源盤１５は、一括電源投入信号
に応じて電源投入を行い、一括電源投入信号に所定の時
間遅延を与えて次段の基本部電源盤１５へ送出する。

すなわち、デージ・チェイン接続される各基本部電源盤
１５は、前段の基本部電源盤１５の電源投入実行より所
定時間後に電源投入を行う。したがって、全基本部電源
盤１５の電源投入は、所定の時間差で行われる。

一方、各基本部電源盤工５は、一括電源投入信号の他に
、自電源盤の電源投入指示に応しても電源投入を行う構
成である。すなわち、各基本部電源盤１５に直接電源投
入指示を与えることにより、その基本部電源盤１５だけ
を電源投入することができる。

また、共通部電源盤１１は、少なくとも一つの基本部電
源盤１５の電源投入に応じて、電源が投入される。これ
により、基本部電源盤１５を個々に電源投入するときに
は、各基本部電源盤１５に共通する動作を制御する共通
部電源盤１１が基本部電源盤１５の電源投入に応じて起
動されるので、基本都電＃盤１５を全て電源投入して運
用するときと同様に、基本部電源盤１５の個々を運用す
ることができる。

〔実施例〕

以下、図面に基づいて本発明の実施例について詳細に説
明する。

なお、各電源盤は、電源投入指示あるいは電源切断指示
を行うスイッチ操作により得られるパルスによって、そ
の電源状態を切り換えるトグル動作を行うものとする。

また、各基本部電源盤は、電源投入状態であるか電源切
断状態であるかを示す電源状態信号を送出する。各基本
部電源盤１５から電源状態信号が送出される信号線は、
ワイヤードオア接続され、各基本部電源盤の電源投入／
切断回路および共通部電源盤の電源投入／切断回路に接
続される。以下、各基本部電源盤の電源状態信号が送出
される信号線をワイヤードオア接続して得られた信号を
ＰＯＮ信号という。

第２図は、本発明の基本部電源盤内に搭載される電源投
入／切断回路の実施例構成を示すブロック図である。

図において、スイッチ１４は、一方端が接地され、他方
端がプルアップされるとともに、オアゲート回路３１．
３３の一方の入力端子に接続される。また、自電源盤の
電源状態信号が、オアゲート回路３１の他方の入力端子
にインバータ回路３４を介して入力されるとともに、オ
アゲート回路３３の他方の入力端子に入力される。

ここで、スイッチ１４は、電源投入／切断指示を行うた
めのものであり、そのスイッチ操作により、論理「０」
のパルスの電源投入／切断信号が得られる。また電源状
態信号は、電源投入状態のとき論理「０」、電源切断状
態のとき論理「１」の信号である。すなわち、スイッチ
１４の操作により基本部電源盤ごとに与えられる電源投
入／切断信号は、電源切断状態のとき、オアゲート回路
３１から出力され、’Ｉｔｓ投入状態のとき、オアゲー
ト回路３３から出力される構成である。

また、全ての基本部電源盤１５の電源投入／切断指示を
行う共通部電源盤１１のスイッチ操作により得られる論
理「０」のパルスの一括電源投入／切断信号（以下、ｒ
ＰＣＰＣ信号いう。）は、ナントゲート回路４３の一方
の入力端子にインバータ回路４１を介して入力されると
ともに、オアゲート回路４５の一方の入力端子に入力さ
れる。

またＰＯＮ信号は、ナントゲート回路４３の他方の入力
端子に入力されるとともに、オアゲート回路４５の他方
の入力端子に入力される。ここで、ＰＯＮ信号は、全て
の基本部電源盤が電源切断状態のとき論理「１」となり
、少なくとも一つの基本部電源盤１５が電源投入状態の
とき論理「０」となる。すなわち、ＰＣ信号は、電源切
断状態のときにナントゲート回路４３から出力され、電
源投入状態のときにオアゲート回路４５から出力される
。

オアゲート回路３１、ナントゲート回路４３の出力は、
アンドゲート回路４７を介して出力される。また、オア
ゲート回路３３．４５の出力は、アンドゲート回路４９
を介して出力される。

すなわち、ＰＣ信号および個々に与えられる電源投入／
切断信号は、電源切断状態のときにアンドゲート回路４
７から出力され、電源投入信号として作用し、電源投入
状態のときにアンドゲート回路４９から出力され電源切
断信号として作用する構成である。

この構成は、基本部電源盤がトグル動作を行うことを考
慮し、ＰＣ信号が電源投入信号あるいは電源切断信号の
何れであるかを識別するための構成である。これにより
、複数の基本部電源盤の一部が電源投入（切断）されて
いるときに、一括切断（投入）指示のＰＣ信号により、
電源切断（投入）状態の基本部電源盤を電源投入（切断
）するといった逆動作を防ぐことができる。

ここで、共通部電源盤は、一括制御のための電源投入／
切断指示に応じて、Ｘ秒後に自電源盤の電源投入／切断
を行い、基本部電源盤は、ＰＣ信号に応じて、Ｙ秒後に
自電源盤の電源投入／切断を行う構成とする。なお、電
源投入／切断を実行するまでの時間ＸＳＹには異なる値
を設定し、同時に電源投入／切断が行われないものとす
る。

第３図は、実施例の動作のタイミング図である。

以下、第１図ないし第３図を参照して一括制御を行う場
合の動作について説明する。

動作開始において、全ての基本部電源盤１５の電源が切
断されており、ＰＯＮ信号は論理「１」とする。

共通部電源盤ＩＩは、一括制御のための電源投入／切断
指示（第３図（ａ））に応じて、基本部電源盤１５にＰ
Ｃ信号（第３図（Ｃ））を送出するとともに、Ｘ秒後に
自電源盤の電源投入を行う（第３図（ｂ））。

共通部電源盤ｌｌから送出されたＰＣ信号は、デージ・
チェイン接続される第一の基本部電源盤１５に入力され
る。この基本部電源盤１５は、ＰＯＮ信号が論理「１」
であることからＰＣ信号を電源投入信号として作用させ
、Ｙ秒後に電源を投入するとともに（第３図（ｄ））、
ＰＣ信号に所定の時間遅延（遅延量Ｚ）を与えて次段の
基本部電源盤１５に送出する（第３図（ｅ））。

次段の基本部電源盤１５は、前段の基本部電源盤１５が
ＰＣ信号を受信したときと同様に動作し、Ｙ秒後に電源
を投入するとともに（第３図げ））、所定の時間遅延を
与えてＰＣ信号を送出する。すなわち、この基本部電源
盤１５は、ＰＣ信号が共通部電源盤１１から送出された
時間から（Ｙ＋Ｚ）秒後に電源が投入される。

以降の基本部電源盤１５においても同様にして電源投入
が行われる。したがって、複数の基本部電源盤１５は、
一定の時間間隔（時間Ｚ）で順次電源投入されるので、
全電源盤の一括電源投入による突入電流を最小限にする
ことができる。

ここで、各基本部電源盤１５は、電源投入実行からＰ秒
後に、電源状態信号を論理ｒ□、にする（第３図＠）。

所定時間Ｐ秒は、各基本部電源盤１５における遅延量Ｚ
、基本部電源盤１５の個数Ｎに対してＰ＞Ｚ・　（Ｎ−
１）を満たすように設定される。すなわち、全ての基本
部電源盤１５にＰＣ信号が受信された後にＰＯＮ信号が
切り換わり、デージ・チェイン接続される基本部電源盤
の前段の基本部電源盤１５の電源投入の影響が後段の基
本部電源盤１５に及ばない構成とする。

なお、ＰＯＮ信号が論理「０」であるときには、各基本
部電源盤１５は、ＰＣ信号に応して電源切断を行い、電
源切断実行後に自電源盤の電源状態信号を論理ｒｌＪに
する。

一方、基本部電源盤１５は、スイッチ１４の操作により
与えられる電源投入／切断信号に応じても、その電源状
態および電源状態信号を切り換える構成である。すなわ
ち、ＰＣ信号とは別に、基本部電源盤１５に直接電源投
入／切断指示を与える経路を設けたことにより、他の基
本部電源盤１５の電源投入／切断を行うことなく、該当
基本部電源盤１５だけを電源投入／切断することができ
る。

また、基本部電源盤１５の動作には、各基本部電源盤１
５の共通する動作を制御する共通部電源盤１１の動作が
必要である。共通部電源盤１１は、一括電源投入／切断
時以外はＰＯＮ信号に応じて自電源盤の電源投入／切断
を行う。すなわち、共通部電源盤１１は、少なくとも一
つの基本部電源盤１５が電源投入され、ＰＯＮ信号が論
理「０」となるときに、自電源を投入し、全ての基本部
電源盤１５の電源が切断され、ＰＯＮ信号が論理「１」
となるときに、自電源盤の電源を切断する。

このようにして、基本部電源盤１５の何れかが個別に制
御されて動作するときには、共通部電源盤１１が起動さ
れるので、全ての基本部電源盤１５を運用するときと同
様に個々の基本部電源盤１５を運用することができる。

〔発明の効果〕

本発明によれば、デージ・チェイン接続される各基本部
電源盤に遅延回路を備え、電源投入／切断信号に時間遅
延を与えて次段の基本部電源盤に送出することにより、
各基本部電源盤の電源投入／切断を時間差で行うことが
できる。したがって、共通部電源盤から引き出すケーブ
ルの本数を低減することができる。また、共通部電源盤
内部に遅延回路を有する必要がなくなり、共通部電源盤
内部の回路構成が簡単になる。

また、基本部電源盤の電源投入／切断を個々に制御する
構成であることから、保守時に、デージ・チェイン接続
される基本部電源盤の途中の該当する基本部電源盤を停
止させて運転する縮退運転が可能となる。

【図面の簡単な説明】

第１図は本発明の原理ブロック図、 第２図は実施例構成を示すブロック図、第３図は実施例
のタイミング図である。 図において、 １１は共通部電源盤、 １３．１７は電源投入回路、 １４はスイッチ、 １５は基本部電源盤、 １９は遅延回路、 ３１．３３．４５はオアゲー ト回路、 ３４．４１はインバータ回路、 ４３はナントゲート回路、 ４７．４９はアンドゲート回路である。 本発明の原理フロ、りｌ 第 図 ＰＯＮ信号 実施例構成を示すフロ り図 第 図 実施例のタイミング図 第 図

Claims (1)

【特許請求の範囲】
1. （１）デージ・チェイン接続される複数の基本部電源盤
   （１５）と、 前記基本部電源盤（１５）の全てを電源投入する電源投
   入指示に応じて、前記基本部電源盤（１５）に一括電源
   投入信号を送出し、前記各基本部電源盤（１５）に共通
   する動作を制御する共通部電源盤（１１）と を備えた多接続電源盤において、 前記各基本部電源盤（１５）は、 前記一括電源投入信号、あるいは自電源盤の電源投入指
   示に応じて、電源投入を行う電源投入回路（１７）と、 前記一括電源投入信号に所定の時間遅延を与えて次段の
   基本部電源盤（１５）へ送出する遅延回路（１９）とを
   備え、 前記共通部電源盤（１１）は、 少なくとも一つの基本部電源盤（１５）の電源投入に応
   じて、自電源盤の電源投入を行う電源投入回路（１３）
   を備えた ことを特徴とする多接続電源盤。