JPH04262412A - マイクロコンピュータ - Google Patents
マイクロコンピュータInfo
- Publication number
- JPH04262412A JPH04262412A JP3022512A JP2251291A JPH04262412A JP H04262412 A JPH04262412 A JP H04262412A JP 3022512 A JP3022512 A JP 3022512A JP 2251291 A JP2251291 A JP 2251291A JP H04262412 A JPH04262412 A JP H04262412A
- Authority
- JP
- Japan
- Prior art keywords
- control
- circuit
- input
- control circuit
- input terminal
- Prior art date
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- Granted
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- 238000001514 detection method Methods 0.000 claims description 16
- 230000000630 rising effect Effects 0.000 claims description 12
- 238000010586 diagram Methods 0.000 description 2
- 230000002093 peripheral effect Effects 0.000 description 2
- 230000007704 transition Effects 0.000 description 1
Landscapes
- Microcomputers (AREA)
- Power Sources (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明はマイクロコンピュータに
関し、特にシステム・リセットの制御入力端子でシステ
ムのリセットと低消費電流モードを制御するための回路
に関する。
関し、特にシステム・リセットの制御入力端子でシステ
ムのリセットと低消費電流モードを制御するための回路
に関する。
【０００２】
【従来の技術】従来のマイクロコンピュータでは、シス
テム・リセットの制御入力端子と低消費電流モードの制
御入力端子とを有し、システム・リセットの制御入力端
子でシステムのリセットおよび低消費電流モードの解除
、低消費電流モードの制御入力端子により内部のスタン
バイ制御回路に制御信号を与えることにより、マイクロ
コンピュータへのクロックを停止して、低消費電流モー
ドを実現していた。
テム・リセットの制御入力端子と低消費電流モードの制
御入力端子とを有し、システム・リセットの制御入力端
子でシステムのリセットおよび低消費電流モードの解除
、低消費電流モードの制御入力端子により内部のスタン
バイ制御回路に制御信号を与えることにより、マイクロ
コンピュータへのクロックを停止して、低消費電流モー
ドを実現していた。
【０００３】また、電源の投入時のシステム・リセット
と低消費電流モードの解除を識別するために、システム
制御回路に電源投入時にのみセットされるフラグを有し
ていた。
と低消費電流モードの解除を識別するために、システム
制御回路に電源投入時にのみセットされるフラグを有し
ていた。
【０００４】
【発明が解決しようとする課題】前述した従来のマイク
ロコンピュータには次に示す欠点がある。
ロコンピュータには次に示す欠点がある。
【０００５】まず、２つの制御入力端子でそれぞれの制
御を行うため、システム・リセットの制御入力端子には
外部にリセット用のＩＣ等を接続し、電源電圧が動作電
圧範囲に至った時点で、システム・リセットの制御入力
端子にアクティブ・レベルを解除する制御信号を与え、
かつ低消費電流モードを解除する時点でアクティブ・レ
ベルの制御信号をシステム・リセットの制御入力端子に
与える必要がある。
御を行うため、システム・リセットの制御入力端子には
外部にリセット用のＩＣ等を接続し、電源電圧が動作電
圧範囲に至った時点で、システム・リセットの制御入力
端子にアクティブ・レベルを解除する制御信号を与え、
かつ低消費電流モードを解除する時点でアクティブ・レ
ベルの制御信号をシステム・リセットの制御入力端子に
与える必要がある。
【０００６】また、低消費電流のモードの制御入力端子
にも、外部にリセット用のＩＣ等を接続し、電源電圧が
低下する時にはシステム・リセットの制御入力端子がア
クティブ・レベルに変化する電源電圧より若干高い電圧
で、アクティブ・レベルに変化する制御信号を低消費電
流モードの制御入力端子に与え、電源電圧が上がる時に
は電源電圧が動作電圧より高くなった時アクティブ・レ
ベルを解除する制御信号を低消費電流モードの制御入力
端子に与える必要がある。
にも、外部にリセット用のＩＣ等を接続し、電源電圧が
低下する時にはシステム・リセットの制御入力端子がア
クティブ・レベルに変化する電源電圧より若干高い電圧
で、アクティブ・レベルに変化する制御信号を低消費電
流モードの制御入力端子に与え、電源電圧が上がる時に
は電源電圧が動作電圧より高くなった時アクティブ・レ
ベルを解除する制御信号を低消費電流モードの制御入力
端子に与える必要がある。
【０００７】以上のように、動作電圧範囲の下限電圧〜
動作電圧の狭い電圧範囲の間でそれぞれ異なる電圧値で
２つの制御入力端子を制御する必要があるため、周辺回
路は複雑、制御は困難になるという欠点がある。
動作電圧の狭い電圧範囲の間でそれぞれ異なる電圧値で
２つの制御入力端子を制御する必要があるため、周辺回
路は複雑、制御は困難になるという欠点がある。
【０００８】本発明の目的は、前記欠点を解決し、簡単
な周辺回路を用いて、容易に制御できるようにしたマイ
クロコンピュータを提供することにある。
な周辺回路を用いて、容易に制御できるようにしたマイ
クロコンピュータを提供することにある。
【０００９】
【課題を解決するための手段】本発明のマイクロコンピ
ュータの構成は、１つの制御入力端子を有し、制御入力
端子の立ち上がり入力を検出し出力信号をシステム制御
回路に与える立ち上がり入力検出回路と、制御入力端子
の立ち下がり入力を検出する立ち下がり入力検出回路と
を有し、立ち下がり入力検出回路の出力をノイズ除去回
路を介してスタンバイ制御回路に与え、さらに前記シス
テム制御回路よりスタンバイ制御回路に制御信号を与え
ていることを特徴とする。
ュータの構成は、１つの制御入力端子を有し、制御入力
端子の立ち上がり入力を検出し出力信号をシステム制御
回路に与える立ち上がり入力検出回路と、制御入力端子
の立ち下がり入力を検出する立ち下がり入力検出回路と
を有し、立ち下がり入力検出回路の出力をノイズ除去回
路を介してスタンバイ制御回路に与え、さらに前記シス
テム制御回路よりスタンバイ制御回路に制御信号を与え
ていることを特徴とする。
【００１０】
【実施例】図１は本発明の一実施例のマイクロコンピュ
ータのブロック図である。
ータのブロック図である。
【００１１】図１に示すように、本実施例のマイクロコ
ンピュータは、制御入力端子Ａと、制御入力端子Ａの立
ち上がり入力を検出し出力信号をシステム制御回路４に
与える立ち上がり入力検出回路１と、制御入力端子Ａの
立ち下がり入力を検出する立ち下がり入力検出回路２と
を有し、立ち下がり入力検出回路２の出力により低消費
電流モードに移行する制御信号をノイズ除去回路３を介
して、スタンバイ制御回路５に与えている。また、シス
テム制御回路４より、スタンバイ制御回路５に制御信号
を与えている。
ンピュータは、制御入力端子Ａと、制御入力端子Ａの立
ち上がり入力を検出し出力信号をシステム制御回路４に
与える立ち上がり入力検出回路１と、制御入力端子Ａの
立ち下がり入力を検出する立ち下がり入力検出回路２と
を有し、立ち下がり入力検出回路２の出力により低消費
電流モードに移行する制御信号をノイズ除去回路３を介
して、スタンバイ制御回路５に与えている。また、シス
テム制御回路４より、スタンバイ制御回路５に制御信号
を与えている。
【００１２】次に本実施例の動作について説明する。
【００１３】制御入力端子Ａからの制御信号により、立
ち下がり入力が入力されたときには、立ち下がり入力検
出回路２により立ち下がり入力が検出され出力をノイズ
除去回路３を介してスタンバイ制御回路５に与え、低消
費電流モードに移行する。
ち下がり入力が入力されたときには、立ち下がり入力検
出回路２により立ち下がり入力が検出され出力をノイズ
除去回路３を介してスタンバイ制御回路５に与え、低消
費電流モードに移行する。
【００１４】また、制御入力端子Ａからの制御信号によ
り、立ち上がり入力が入力されたときには、立ち上がり
入力検出回路１により立ち上がり入力が検出され出力を
システム制御回路４に与える。この時、システム制御回
路４は内部のフラグを確認し、フラグがセットされてい
た場合は、システム・リセット制御を行い、フラグがセ
ットされていない場合は、システム制御回路４からスタ
ンバイ制御回路５に制御信号を与えることにより、低消
費電流モードを解除する制御を行い、マイクロコンピュ
ータのプログラムを起動する。
り、立ち上がり入力が入力されたときには、立ち上がり
入力検出回路１により立ち上がり入力が検出され出力を
システム制御回路４に与える。この時、システム制御回
路４は内部のフラグを確認し、フラグがセットされてい
た場合は、システム・リセット制御を行い、フラグがセ
ットされていない場合は、システム制御回路４からスタ
ンバイ制御回路５に制御信号を与えることにより、低消
費電流モードを解除する制御を行い、マイクロコンピュ
ータのプログラムを起動する。
【００１５】
【発明の効果】以上説明したように、本発明は、制御入
力端子の立ち上がり入力を検出し出力信号をシステム制
御回路に与える立ち上がり入力検出回路と、制御入力端
子の立ち下がり入力を検出する立ち下がり入力検出回路
とを有し、立ち下がり入力検出回路の出力をノイズ除去
回路を介してスタンバイ制御回路に与えて、低消費電流
モードに移行するため、１つの制御入力端子でシステム
・リセットと低消費電流モードの制御とが可能であり、
外部で制御を行うため回路の簡略化が可能となる効果が
ある。
力端子の立ち上がり入力を検出し出力信号をシステム制
御回路に与える立ち上がり入力検出回路と、制御入力端
子の立ち下がり入力を検出する立ち下がり入力検出回路
とを有し、立ち下がり入力検出回路の出力をノイズ除去
回路を介してスタンバイ制御回路に与えて、低消費電流
モードに移行するため、１つの制御入力端子でシステム
・リセットと低消費電流モードの制御とが可能であり、
外部で制御を行うため回路の簡略化が可能となる効果が
ある。
【図１】本発明の一実施例のマイクロコンピュータのブ
ロック図である。
ロック図である。
Ａ 制御入力端子
１ 立ち上がり入力検出回路
２ 立ち下がり入力検出回路
３ ノイズ除去回路
４ システム制御回路
５ スタンバイ制御回路
Claims (1)
- 【請求項１】 システム・リセットの制御入力端子と
、前記制御入力端子に入力された信号からシステムのリ
セットを制御するシステム制御回路と、低消費電流モー
ドの解除を制御するスタンバイ制御回路とを備えたマイ
クロコンピュータにおいて、前記制御入力端子の立ち上
がり入力を検出して出力信号を前記システム制御回路に
与える立ち上がり入力検出回路と、前記制御入力端子の
立ち下がり入力を検出する立ち下がり入力検出回路とを
有し、前記立ち下がり入力検出回路の出力をノイズ除去
回路を介して前記スタンバイ制御回路に与え、さらに前
記システム制御回路から前記スタンバイ制御回路に制御
信号を与えることを特徴とするマイクロコンピュータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3022512A JP2858484B2 (ja) | 1991-02-18 | 1991-02-18 | マイクロコンピュータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3022512A JP2858484B2 (ja) | 1991-02-18 | 1991-02-18 | マイクロコンピュータ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04262412A true JPH04262412A (ja) | 1992-09-17 |
| JP2858484B2 JP2858484B2 (ja) | 1999-02-17 |
Family
ID=12084818
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3022512A Expired - Fee Related JP2858484B2 (ja) | 1991-02-18 | 1991-02-18 | マイクロコンピュータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2858484B2 (ja) |
-
1991
- 1991-02-18 JP JP3022512A patent/JP2858484B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2858484B2 (ja) | 1999-02-17 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19981104 |
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