JPS60237518A - 電子機器 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［技術分野］ 本発明は電子機器に係り、さらに詳細には七電源装置と
独立した副電源装置と、この主電源装置から電源を供給
される制御装置により制御可能でかつ主電源遮断時に前
記副電源装置により動作する回路を有する電子機器に関
する。

［従来技術］ 従来、パーソナルコンピュータ、電子式卓上計算機など
の電子機器でメモリ素子の記憶内容を主電源遮断後も電
池などのバンクアップ電源により保持する装置が知られ
ている。このような従来装置の構造の一例を第１図に示
す。

第１図において符号２０１で示されているものは主電源
部で、商用交流電源を変圧、整流して機器の動作に必要
な直流電圧（ここではたとえば５■とする）を形成する
ものである。電源としては商用交流電源以外にカーバッ
テリーのような電池が用いられる場合も考えられる。

また、符号２０２で示されているものはマイクロプロセ
ッサチップなどから成るＣＰＵ　（中央演算処理装置）
、あるいはさらにメモリ素子などから構成されたＣＰＵ
システムで、主電源部２０１から電源線ａを介して電源
を供給される。ＣＰＵシステム２０２は基本的にはＴＴ
Ｌ素子などから構成されており、割り込み端子Ｉ　ＮＴ
Ｒ１出力端子ＯＵＴおよび負論理能動のリセット端子Ｒ
ＥＳＥＴを有している。

第１図の装置は主電源部２０１と別個にたとえば電池な
どから構成した副電源部２０８を有している。主電源と
副電源の切り換えは電源切り換え回路２０９により行な
われる。

電源切り換え回路２０９は主電源部２０１と副電源部２
０８の出力電圧のうち電圧の高い方の電圧をバックアッ
プシステム２１０に供給するものである。

バックアップシステムは、ここでは副電源部２０８によ
り主電源遮断後もバックアップされるシステムという意
味で、電源遮断後もその内容を保持するメモリ２１３、
および時計、カレンダー回路のような常時作動する必要
があるバックアップ回路２１１を有している。これらの
回路は消費電力の小さいＣＭＯ５素子などから構成され
る。

メモリ２１３にはＣＰＵシステム２０２により処理した
データ、あるいはバックアップ回路２１１が処理に必要
とする各種データが格納され、主電源遮断後もこれらの
内容が保持される。

また、バックアップ回路２１１はＣＰＵシステム２０２
により制御／データバスＢにより制御されるようになっ
ている。たとえばバックアップ回路２１１がカレンター
回路などの場合にはＣＰＵシステム２０２により日付な
どの初期設定が行なわれ、主電源遮断後、この設定にも
とづいて７へツクアップ回路２１１が動作する。

ＣＰＵシステム２０２からバックアップシステ　′ム２
１０への制御の切り換えはＣＰＵシステム回様ＴＴＬ素
子などから構成された制御切り換え回路２０４により行
なわれる。

主電源部２０１の電源電圧はコンノくレータなどから構
成した電圧検出回路２０５により検出される。電圧検出
回路２０５は主電源電圧が、ＣＰＵシステム２０２が安
定して動作可能な範囲にある間ハイレベルを、それ以外
の期間ではローレベルを信号線すに出力する。

信号線すはＣＰＵシステム２０２の割り込み端子Ｉ　Ｎ
ＴＲおよび遅延回路２０６に導かれている。

電圧検出回路２０５の出力パルスはモノマルチバイブレ
ータなどから構成された遅延回路２０６で遅延されてＤ
フリップフロップ２０７のクロック端子に伝えられる。

このＤフリップフロップ１０７のデータ入力およびプリ
セット端子はハイレベルにされており、クリア端子はＣ
ＰＵシステム２０２の出力端子ＯＵＴと接続されている
。

Ｄフリップフロップ２０７の出力Ｑは信号線Ｃを介して
ＣＰＵシステム２０２のリセット端子ＲＥＳＥＴおよび
バックアップシステム２１０内のアンドゲート２１２の
入力端子の一つに接続されている。アンドゲート２１２
の他方の入力にはＣＰＵシステムのデータ／コントロー
ルバスＢ１７）１本が接続されておりアンドゲート２１
２のチップセレクト端子Ｃ５に接続されている。

次に第２図（Ａ）〜（Ｃ）を参照して以上の構成におけ
る動作につき説明する。第２図（Ａ）は主電源オンから
オフまでの期間で主電源部２０１の出力する主電源電圧
の経時的な変化を示している。

ここで主電源部２０１は５■の電源電圧を出力するもの
で、このうちＣＰＵシステム２０２はレベル１以上の電
圧で動作でき、またＣＭＯ５素子などから構成されたバ
・ンクアップシステムはレベルＱ以−Ｌの電圧で動作で
きるものとする。したがってＣＰＵシステム２０２の動
作可能範囲は期１ｔｌｉ　Ｐ　ｅ、バックアップシステ
ムの動作可能範囲はＰｃである。また、ＣＰＵシステム
２０２の安定した動作が保障される範囲は４．５Ｖ以上
とする。

第２図（Ｂ）と（Ｃ）は第２図（Ａ）と横軸のタイミン
グを一致させて図示してあり、第２図（Ｂ）は電圧検出
回路２０５の出力変化を、また第２図（Ｃ）はＤフリッ
プフロップの出力するリセット信号の変化を示している
。

主電源部２０１をオンにすると、主電源電圧は第２図（
Ａ）に示すように上昇する。ここで第１図中の破線ａ゛
で示すように制御切り換え回路２０４を副電源ではなく
主電源により動かす場合を考えてみる。

電圧検出回路２０５は主電源電圧がレベルＰ以−ヒにな
った時点で安定に動作し、ＣＰＵシステム２０２の動作
が保障される電圧４．５Ｖに達する時点ｔｌまでローレ
ベルを出力する。そしてこの電圧変化のパターンは遅延
回路２０６により遅延されＤフリップフロップ２０７の
クリア端子に入力され、遅延された電圧検出回路２０５
の出力のポジティブエツジでＤフリップフロップ２０７
がセットされる。これにより第２図（Ｃ）に示すように
リセット信号が時点ｔ２でハイレベルになる。

リセット信号がローレベルの間、すなわち時点ｔ２まで
はＣＰＵシステム２０２はリセット状態を保持され、こ
れがハイレベルになった時点でＣＰＵシステム２０２の
動作が開始される。

リセット信号がハイレベルの期間Ｐｄではアンドゲート
２１２＋７）片側がハイレベルにされるので、この期間
ＣＰＵシステム２０２はデータ転送などの動作をバック
アップ回路２１１に対して行なうことができる。この転
送動作の際、ＣＰＵシステム２０２はアンドゲート２１
２を介してバックアップ回路２１１をチップセレクトす
る。

一方、主電源部２０１をオフにすると、主電源電圧が４
．５■を割った時点ｔ３で電圧検出回路２０５はローレ
ベルを出力する。この信号は信号線すを介してＣＰＵシ
ステム２０２の割り込み端子Ｉ　ＮＴＲに伝えられ、Ｃ
ＰＵシステム２０２に割り込みがかかる。

ＣＰＵシステム２０２は割り込みにより保存すべきデー
タ、あるいはバックアップ回路の制御に必要なパラメー
タなどを制御／データバスＢを介してバックアップ回路
２１１ないしメモリ２１３に転送する。しかる後に時点
ｔ４で出力端子ＯＵＴからローレベルを出力してＤフリ
ップフロップ２０７をクリアし、自らリセット動作を行
なう。この時点ｔ３〜ｔ４の期間Ｐｘが主電源遮断後の
バックアップ動作のための準備期間である。

しかし、第１図の破線ａ′で示すように制御切り換え回
路２０４を主電源により動かすと、第２図、ＣＢ）、（
Ｃ）の斜線で示した期間では制御切り換え回路２０４の
動作が非常に不安定になる。したがってバックアップシ
ステム２１０が動作可能な期間ＰｃからＣＰＵシステム
２０２が制御を行なう期間ＰｄおよびＰｘを除いた期間
Ｐａ、Ｐｂでは制御切り換え回路２０４の不安定動作に
より発生した信号でバックアップシステム２１０が誤動
作する可能性がある。

したがって、従来では第１図に実線ｂ′で示すように制
御切り換え回路２０４を副電源部２０８により動作させ
るように構成することが多い。

しかし、このような構成によると副電源部が電池などに
より構成されていた場合には電池の寿命が短くなってし
まうという欠点がある。

［目　的］ 本発明は以上の点に鑑みてなされたもので、副電源部の
電力消費を低減するとともに、安定した回路制御が可能
な電子機器を提供することを目的とする。

［実施例］ 以下、図面に示す実施例に基づいて本発明の詳細な説明
する。ただし、以下の図面では従来例と同一または相当
する部材については同一符号を付し、その詳細な説明は
省略する。

第３図は本発明を採用した電子機器のバックアップ回路
周辺の構成を示すもので１本発明においては符号ａ′で
示すように制御切り換え回路２０４を主電源により動作
させる。

また、バックアップ回路２１１のチップセレクトは、バ
ックアップシステム内の０ＭＯ３素子などから構成され
たアンドゲート３０２および８ビツトのシフトレジスタ
３０１により行なう。

すなわち、制御／データバスＢ中の信号線ｄ、ｅをそれ
ぞれシフトレジスタ３０１のデータ入力およびクロック
入力に接続し、シフトレジスタ３０１の出力信号線ｆを
アンドゲート３０２の一方の入力端子に接続する。アン
ドゲート３０２の他方の入力は従来同様ＣＰＵシステム
２０２により制御される。アンドゲート３０２の出力は
信号線ｇによりバックアップ回路２１１のチップセレク
ト端子に接続されている。また、本発明ではＤフリップ
フロップ２０７の出力信号線ＣはＣＰＵシステム２０２
のリセット端子にのみ接続する。

次に第４図（Ａ）〜（Ｄ）を参照して以上の構成におけ
る動作につき説明する。第４図（Ａ）は第２図（Ｃ）と
同じリセット信号の変化を、第４図（Ｂ）はバスＢ上の
信号線ｅの信号の変化を、第４図（Ｄ）はバックアップ
回路２１１のチップセレクト信号の変化をそれぞれ示し
ている。また第４図（Ｃ）は第４図（Ｂ）の信号の一部
を拡大して示すものである。

第３図から解るように、本発明においてはシフトレジス
タ３０１の出力をハイレベルにしない限りアンドゲート
３０２の出力はローレベルとなる。したがって、第４図
（Ａ）の時点ｔ２からｔ４までのＣＰＵシステム２０２
が動作可能な範囲でＣＰＵシステム２０２がシフトレジ
スタ３０１の出力Ｑをハイレベルにしない限り八・ンク
アップ回路２１１がセレクトされることがない。

バックアップ回路２１１をセレクトするためには、ＣＰ
Ｕシステム２０２は信号線ｄによりシフトレジスタ３０
１のデータ入力をハイレベルにし、続いて第４図（Ｂ）
、（Ｃ）に示すように８個のクロックを与えてシフト動
作を行なわせ、出力Ｑにハイレベルを発生させる。また
、チップセレクトを終了するためには信号線ｄにローレ
ベルを与えた後、同様に８個のクロックを与えて出力Ｑ
にローレベルを発生する。

このようにして第４図ＣＤ）に示すようにチップセレク
トの期間Ｐｆが定まる。バックアップシステム２１０は
この期間Ｐｆ内でのみセレクトされ、動作可能になるの
で、第４図（Ａ）、（Ｂ）に斜線で示した制御切り換え
回路の動作が不安定になる期間で発生される信号による
誤動作の可能性をなくすことができる。

したがって、主電源投入時にリセット状態から解除され
た際に、ＣＰＵシステム２０２は上記のようにしてバッ
クアップ回路２１１をチップセレクトし、電圧検出回路
２０５から割り込みを受けた際にデータの退避など所定
の準備動作を行ない、しかる後にチップセレクトを解除
して誤動作を防止するようにする。

以上のようにして主電源投入および遮断時のバックアッ
プシステムの誤動作を防１トし、かつ制御切り換え回路
を主電源により動作させることができるので、副電源の
電池の消費電流を減少し、電池の寿命を延ばすことがで
きる。

以上の実施例ではシフトレジスタ３０１に８個のパルス
を与えるようにしているが、このパルスの数は８個に限
定されるものではなく、他の数であってもよいのはもち
ろんである。

また、以」二では副電源２０８を主電源遮断時のための
バックアップ用電鯨として例示したが、単に主電源と独
立１７た電源でしかも電源投入の順序が決まっていない
ような機器にも本発明が実施できるのはもちろんである
。

［効果１ 以上の説明から明らかなように、本発明によれば、主電
源装置と独立した副電源装置と、前記主電源装置から電
源を供給される制御装置により制御可能でかつ主電源遮
断時に前記副電源装置により動作する回路を有する電子
機器において、前記回路の動作を前記制御装置が指定し
た期間以外で禁止する手段を設けた構成を採用している
ため、簡単で安価な構成により主電源の投入、遮断時の
誤動作を防止しつつ副電源の電力消費を低減できる優れ
た電子機器を提供することができる。

【図面の簡単な説明】

第１図から第２図（Ａ）〜（Ｃ）は従来技術を説明する
もので、８１図は従来の電子機器におけるバックアップ
システム周辺の構成を示すブロック図、第２図（Ａ）〜
（Ｃ）は第１図の回路における信号のタイミングを示す
線図、第３図以下は本発明による電子機器の一実施例を
示すもので、第３図はバックアップシステム周辺の構成
を示すブロック図、第４図（Ａ）〜（Ｄ）は第３図中の
信号のタイミングを示す線図である。 ２０１・・・主電源部 ２０２・・・ＣＰＵシステム ２０４・・・制御切り換え回路 ２０５・・・電圧検出回路 ２０６・・・遅延回路 ２０７・・・Ｄフリップフロップ ２０８・・・副電源部 ２０９・・・電源切り換え回路 ２１０・・・バックアップシステム ２１１・・・バッファ・ンプ回路 ２１３・・・メモリー ３０１・・・シフトレジスタ ３０２・・・アンドゲート

Claims (1)

【特許請求の範囲】
1. 主電源装置と独立した副電源装置と、前記主電源装置か
   ら電源を供給される制御装置により制御可能でかつ主電
   源遮断時に前記副電源装置により動作する回路を有する
   電子機器において、前記回路の動作を前記制御装置が指
   定した期間以外で禁止する手段を設けたことを特徴とす
   る電子機器。