JPS60237518A - 電子機器 - Google Patents

電子機器

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JPS60237518A
JPS60237518A JP59091872A JP9187284A JPS60237518A JP S60237518 A JPS60237518 A JP S60237518A JP 59091872 A JP59091872 A JP 59091872A JP 9187284 A JP9187284 A JP 9187284A JP S60237518 A JPS60237518 A JP S60237518A
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JP
Japan
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circuit
power supply
main power
backup
power source
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Pending
Application number
JP59091872A
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English (en)
Inventor
Yukihiko Ogata
尾形 幸彦
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Canon Inc
Original Assignee
Canon Inc
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Publication date
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 [技術分野] 本発明は電子機器に係り、さらに詳細には七電源装置と
独立した副電源装置と、この主電源装置から電源を供給
される制御装置により制御可能でかつ主電源遮断時に前
記副電源装置により動作する回路を有する電子機器に関
する。
[従来技術] 従来、パーソナルコンピュータ、電子式卓上計算機など
の電子機器でメモリ素子の記憶内容を主電源遮断後も電
池などのバンクアップ電源により保持する装置が知られ
ている。このような従来装置の構造の一例を第1図に示
す。
第1図において符号201で示されているものは主電源
部で、商用交流電源を変圧、整流して機器の動作に必要
な直流電圧(ここではたとえば5■とする)を形成する
ものである。電源としては商用交流電源以外にカーバッ
テリーのような電池が用いられる場合も考えられる。
また、符号202で示されているものはマイクロプロセ
ッサチップなどから成るCPU (中央演算処理装置)
、あるいはさらにメモリ素子などから構成されたCPU
システムで、主電源部201から電源線aを介して電源
を供給される。CPUシステム202は基本的にはTT
L素子などから構成されており、割り込み端子I NT
R1出力端子OUTおよび負論理能動のリセット端子R
ESETを有している。
第1図の装置は主電源部201と別個にたとえば電池な
どから構成した副電源部208を有している。主電源と
副電源の切り換えは電源切り換え回路209により行な
われる。
電源切り換え回路209は主電源部201と副電源部2
08の出力電圧のうち電圧の高い方の電圧をバックアッ
プシステム210に供給するものである。
バックアップシステムは、ここでは副電源部208によ
り主電源遮断後もバックアップされるシステムという意
味で、電源遮断後もその内容を保持するメモリ213、
および時計、カレンダー回路のような常時作動する必要
があるバックアップ回路211を有している。これらの
回路は消費電力の小さいCMO5素子などから構成され
る。
メモリ213にはCPUシステム202により処理した
データ、あるいはバックアップ回路211が処理に必要
とする各種データが格納され、主電源遮断後もこれらの
内容が保持される。
また、バックアップ回路211はCPUシステム202
により制御/データバスBにより制御されるようになっ
ている。たとえばバックアップ回路211がカレンター
回路などの場合にはCPUシステム202により日付な
どの初期設定が行なわれ、主電源遮断後、この設定にも
とづいて7へツクアップ回路211が動作する。
CPUシステム202からバックアップシステ ′ム2
10への制御の切り換えはCPUシステム回様TTL素
子などから構成された制御切り換え回路204により行
なわれる。
主電源部201の電源電圧はコンノくレータなどから構
成した電圧検出回路205により検出される。電圧検出
回路205は主電源電圧が、CPUシステム202が安
定して動作可能な範囲にある間ハイレベルを、それ以外
の期間ではローレベルを信号線すに出力する。
信号線すはCPUシステム202の割り込み端子I N
TRおよび遅延回路206に導かれている。
電圧検出回路205の出力パルスはモノマルチバイブレ
ータなどから構成された遅延回路206で遅延されてD
フリップフロップ207のクロック端子に伝えられる。
このDフリップフロップ107のデータ入力およびプリ
セット端子はハイレベルにされており、クリア端子はC
PUシステム202の出力端子OUTと接続されている
Dフリップフロップ207の出力Qは信号線Cを介して
CPUシステム202のリセット端子RESETおよび
バックアップシステム210内のアンドゲート212の
入力端子の一つに接続されている。アンドゲート212
の他方の入力にはCPUシステムのデータ/コントロー
ルバスB17)1本が接続されておりアンドゲート21
2のチップセレクト端子C5に接続されている。
次に第2図(A)〜(C)を参照して以上の構成におけ
る動作につき説明する。第2図(A)は主電源オンから
オフまでの期間で主電源部201の出力する主電源電圧
の経時的な変化を示している。
ここで主電源部201は5■の電源電圧を出力するもの
で、このうちCPUシステム202はレベル1以上の電
圧で動作でき、またCMO5素子などから構成されたバ
・ンクアップシステムはレベルQ以−Lの電圧で動作で
きるものとする。したがってCPUシステム202の動
作可能範囲は期1tli P e、バックアップシステ
ムの動作可能範囲はPcである。また、CPUシステム
202の安定した動作が保障される範囲は4.5V以上
とする。
第2図(B)と(C)は第2図(A)と横軸のタイミン
グを一致させて図示してあり、第2図(B)は電圧検出
回路205の出力変化を、また第2図(C)はDフリッ
プフロップの出力するリセット信号の変化を示している
主電源部201をオンにすると、主電源電圧は第2図(
A)に示すように上昇する。ここで第1図中の破線a゛
で示すように制御切り換え回路204を副電源ではなく
主電源により動かす場合を考えてみる。
電圧検出回路205は主電源電圧がレベルP以−ヒにな
った時点で安定に動作し、CPUシステム202の動作
が保障される電圧4.5Vに達する時点tlまでローレ
ベルを出力する。そしてこの電圧変化のパターンは遅延
回路206により遅延されDフリップフロップ207の
クリア端子に入力され、遅延された電圧検出回路205
の出力のポジティブエツジでDフリップフロップ207
がセットされる。これにより第2図(C)に示すように
リセット信号が時点t2でハイレベルになる。
リセット信号がローレベルの間、すなわち時点t2まで
はCPUシステム202はリセット状態を保持され、こ
れがハイレベルになった時点でCPUシステム202の
動作が開始される。
リセット信号がハイレベルの期間Pdではアンドゲート
212+7)片側がハイレベルにされるので、この期間
CPUシステム202はデータ転送などの動作をバック
アップ回路211に対して行なうことができる。この転
送動作の際、CPUシステム202はアンドゲート21
2を介してバックアップ回路211をチップセレクトす
る。
一方、主電源部201をオフにすると、主電源電圧が4
.5■を割った時点t3で電圧検出回路205はローレ
ベルを出力する。この信号は信号線すを介してCPUシ
ステム202の割り込み端子I NTRに伝えられ、C
PUシステム202に割り込みがかかる。
CPUシステム202は割り込みにより保存すべきデー
タ、あるいはバックアップ回路の制御に必要なパラメー
タなどを制御/データバスBを介してバックアップ回路
211ないしメモリ213に転送する。しかる後に時点
t4で出力端子OUTからローレベルを出力してDフリ
ップフロップ207をクリアし、自らリセット動作を行
なう。この時点t3〜t4の期間Pxが主電源遮断後の
バックアップ動作のための準備期間である。
しかし、第1図の破線a′で示すように制御切り換え回
路204を主電源により動かすと、第2図、CB)、(
C)の斜線で示した期間では制御切り換え回路204の
動作が非常に不安定になる。したがってバックアップシ
ステム210が動作可能な期間PcからCPUシステム
202が制御を行なう期間PdおよびPxを除いた期間
Pa、Pbでは制御切り換え回路204の不安定動作に
より発生した信号でバックアップシステム210が誤動
作する可能性がある。
したがって、従来では第1図に実線b′で示すように制
御切り換え回路204を副電源部208により動作させ
るように構成することが多い。
しかし、このような構成によると副電源部が電池などに
より構成されていた場合には電池の寿命が短くなってし
まうという欠点がある。
[目 的] 本発明は以上の点に鑑みてなされたもので、副電源部の
電力消費を低減するとともに、安定した回路制御が可能
な電子機器を提供することを目的とする。
[実施例] 以下、図面に示す実施例に基づいて本発明の詳細な説明
する。ただし、以下の図面では従来例と同一または相当
する部材については同一符号を付し、その詳細な説明は
省略する。
第3図は本発明を採用した電子機器のバックアップ回路
周辺の構成を示すもので1本発明においては符号a′で
示すように制御切り換え回路204を主電源により動作
させる。
また、バックアップ回路211のチップセレクトは、バ
ックアップシステム内の0MO3素子などから構成され
たアンドゲート302および8ビツトのシフトレジスタ
301により行なう。
すなわち、制御/データバスB中の信号線d、eをそれ
ぞれシフトレジスタ301のデータ入力およびクロック
入力に接続し、シフトレジスタ301の出力信号線fを
アンドゲート302の一方の入力端子に接続する。アン
ドゲート302の他方の入力は従来同様CPUシステム
202により制御される。アンドゲート302の出力は
信号線gによりバックアップ回路211のチップセレク
ト端子に接続されている。また、本発明ではDフリップ
フロップ207の出力信号線CはCPUシステム202
のリセット端子にのみ接続する。
次に第4図(A)〜(D)を参照して以上の構成におけ
る動作につき説明する。第4図(A)は第2図(C)と
同じリセット信号の変化を、第4図(B)はバスB上の
信号線eの信号の変化を、第4図(D)はバックアップ
回路211のチップセレクト信号の変化をそれぞれ示し
ている。また第4図(C)は第4図(B)の信号の一部
を拡大して示すものである。
第3図から解るように、本発明においてはシフトレジス
タ301の出力をハイレベルにしない限りアンドゲート
302の出力はローレベルとなる。したがって、第4図
(A)の時点t2からt4までのCPUシステム202
が動作可能な範囲でCPUシステム202がシフトレジ
スタ301の出力Qをハイレベルにしない限り八・ンク
アップ回路211がセレクトされることがない。
バックアップ回路211をセレクトするためには、CP
Uシステム202は信号線dによりシフトレジスタ30
1のデータ入力をハイレベルにし、続いて第4図(B)
、(C)に示すように8個のクロックを与えてシフト動
作を行なわせ、出力Qにハイレベルを発生させる。また
、チップセレクトを終了するためには信号線dにローレ
ベルを与えた後、同様に8個のクロックを与えて出力Q
にローレベルを発生する。
このようにして第4図CD)に示すようにチップセレク
トの期間Pfが定まる。バックアップシステム210は
この期間Pf内でのみセレクトされ、動作可能になるの
で、第4図(A)、(B)に斜線で示した制御切り換え
回路の動作が不安定になる期間で発生される信号による
誤動作の可能性をなくすことができる。
したがって、主電源投入時にリセット状態から解除され
た際に、CPUシステム202は上記のようにしてバッ
クアップ回路211をチップセレクトし、電圧検出回路
205から割り込みを受けた際にデータの退避など所定
の準備動作を行ない、しかる後にチップセレクトを解除
して誤動作を防止するようにする。
以上のようにして主電源投入および遮断時のバックアッ
プシステムの誤動作を防1トし、かつ制御切り換え回路
を主電源により動作させることができるので、副電源の
電池の消費電流を減少し、電池の寿命を延ばすことがで
きる。
以上の実施例ではシフトレジスタ301に8個のパルス
を与えるようにしているが、このパルスの数は8個に限
定されるものではなく、他の数であってもよいのはもち
ろんである。
また、以」二では副電源208を主電源遮断時のための
バックアップ用電鯨として例示したが、単に主電源と独
立17た電源でしかも電源投入の順序が決まっていない
ような機器にも本発明が実施できるのはもちろんである
[効果1 以上の説明から明らかなように、本発明によれば、主電
源装置と独立した副電源装置と、前記主電源装置から電
源を供給される制御装置により制御可能でかつ主電源遮
断時に前記副電源装置により動作する回路を有する電子
機器において、前記回路の動作を前記制御装置が指定し
た期間以外で禁止する手段を設けた構成を採用している
ため、簡単で安価な構成により主電源の投入、遮断時の
誤動作を防止しつつ副電源の電力消費を低減できる優れ
た電子機器を提供することができる。
【図面の簡単な説明】
第1図から第2図(A)〜(C)は従来技術を説明する
もので、81図は従来の電子機器におけるバックアップ
システム周辺の構成を示すブロック図、第2図(A)〜
(C)は第1図の回路における信号のタイミングを示す
線図、第3図以下は本発明による電子機器の一実施例を
示すもので、第3図はバックアップシステム周辺の構成
を示すブロック図、第4図(A)〜(D)は第3図中の
信号のタイミングを示す線図である。 201・・・主電源部 202・・・CPUシステム 204・・・制御切り換え回路 205・・・電圧検出回路 206・・・遅延回路 207・・・Dフリップフロップ 208・・・副電源部 209・・・電源切り換え回路 210・・・バックアップシステム 211・・・バッファ・ンプ回路 213・・・メモリー 301・・・シフトレジスタ 302・・・アンドゲート

Claims (1)

    【特許請求の範囲】
  1. 主電源装置と独立した副電源装置と、前記主電源装置か
    ら電源を供給される制御装置により制御可能でかつ主電
    源遮断時に前記副電源装置により動作する回路を有する
    電子機器において、前記回路の動作を前記制御装置が指
    定した期間以外で禁止する手段を設けたことを特徴とす
    る電子機器。
JP59091872A 1984-05-10 1984-05-10 電子機器 Pending JPS60237518A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP59091872A JPS60237518A (ja) 1984-05-10 1984-05-10 電子機器

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP59091872A JPS60237518A (ja) 1984-05-10 1984-05-10 電子機器

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JPS60237518A true JPS60237518A (ja) 1985-11-26

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ID=14038648

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JP59091872A Pending JPS60237518A (ja) 1984-05-10 1984-05-10 電子機器

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