JPH04252675A - 高フィ−ルド周波数画像処理装置 - Google Patents
高フィ−ルド周波数画像処理装置Info
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- JPH04252675A JPH04252675A JP3027990A JP2799091A JPH04252675A JP H04252675 A JPH04252675 A JP H04252675A JP 3027990 A JP3027990 A JP 3027990A JP 2799091 A JP2799091 A JP 2799091A JP H04252675 A JPH04252675 A JP H04252675A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【0001】(目次)
産業上の利用分野
従来の技術(図8)
発明が解決しようとする課題
課題を解決するための手段(図1)
作用
実施例
(a)第1の実施例の説明(図2乃至図6)(b)第2
の実施例の説明(図7) (c)他の実施例の説明 発明の効果
の実施例の説明(図7) (c)他の実施例の説明 発明の効果
【0002】
【産業上の利用分野】本発明は、撮像対象を通常のn倍
のフィールド周波数で撮像し、画像処理する高フィール
ド周波数画像処理装置に関する。
のフィールド周波数で撮像し、画像処理する高フィール
ド周波数画像処理装置に関する。
【0003】近年の画像処理技術の発達に伴い、高速運
動する対象の動作をコンピュータにより解析するシステ
ムが求められており、このため、運動対象を通常のフィ
ールド(フレーム)周波数の数倍の高速に撮像し、高フ
ィールド周波数の画像を得て、画像処理することが必要
となる。
動する対象の動作をコンピュータにより解析するシステ
ムが求められており、このため、運動対象を通常のフィ
ールド(フレーム)周波数の数倍の高速に撮像し、高フ
ィールド周波数の画像を得て、画像処理することが必要
となる。
【0004】例えば、ゴルフのクラブなど高速に運動す
る物体の軌跡などを処理する運動解析システムでは、通
常の1/60秒/フィールドの速さの2,3倍の時分割
分解能を要し、車両を衝突させて車両及び人体に及ぼす
影響を調べる衝突実験解析システムでは、1/60秒/
フィールドの速さの5倍の時分割分解能が要求されてい
る。
る物体の軌跡などを処理する運動解析システムでは、通
常の1/60秒/フィールドの速さの2,3倍の時分割
分解能を要し、車両を衝突させて車両及び人体に及ぼす
影響を調べる衝突実験解析システムでは、1/60秒/
フィールドの速さの5倍の時分割分解能が要求されてい
る。
【0005】このようなシステムでは、高フィールド周
波数画像が簡易に得られ且つリアルタイム処理できるこ
とが望まれる。
波数画像が簡易に得られ且つリアルタイム処理できるこ
とが望まれる。
【0006】
【従来の技術】図8は従来技術の説明図である。
【0007】図8(A)のシステムでは、運動対象を高
速度カメラ3aでフィルム3b上に高速撮像した後、こ
のフィルム3bをスキャナー3cで読み込み、画像処理
装置4で画像処理し、TVモニタ8に表示するものであ
る。
速度カメラ3aでフィルム3b上に高速撮像した後、こ
のフィルム3bをスキャナー3cで読み込み、画像処理
装置4で画像処理し、TVモニタ8に表示するものであ
る。
【0008】図8(B)のシステムでは、運動対象を高
速度TVカメラ3dで高速撮像し、高速度VTR(ビデ
オテープ・レコーダ)3eで記録した後、そのVTR3
eを通常のフィールド周波数(1/60秒/フィールド
)で再生し、画像処理装置4で画像処理して、TVモニ
タ8に表示するものである。
速度TVカメラ3dで高速撮像し、高速度VTR(ビデ
オテープ・レコーダ)3eで記録した後、そのVTR3
eを通常のフィールド周波数(1/60秒/フィールド
)で再生し、画像処理装置4で画像処理して、TVモニ
タ8に表示するものである。
【0009】図8(C)のシステムでは、運動対象を高
速度TVカメラ3dで高速撮像し、これを画像処理装置
4で画像処理して、通常のフィールド周波数(1/60
秒/フィールド)でTVモニタ8に表示するものである
。
速度TVカメラ3dで高速撮像し、これを画像処理装置
4で画像処理して、通常のフィールド周波数(1/60
秒/フィールド)でTVモニタ8に表示するものである
。
【0010】
【発明が解決しようとする課題】しかしながら、従来技
術では、次の問題があった。
術では、次の問題があった。
【0011】■いずれの従来技術とも、高速度カメラ又
は高速度TVカメラ、高速度VTRと言う特殊で高価な
装置を必要とし、システムが高価となる。
は高速度TVカメラ、高速度VTRと言う特殊で高価な
装置を必要とし、システムが高価となる。
【0012】■図8(A),(B)のものは、リアルタ
イムに処理、表示できない。
イムに処理、表示できない。
【0013】■図8(C)のものは、リアルタイム処理
、表示できるものの、通常のフィールド周波数で表示す
るのに複雑な処理を必要とする。
、表示できるものの、通常のフィールド周波数で表示す
るのに複雑な処理を必要とする。
【0014】従って、本発明は、安価な構成でリアルタ
イム表示することができる高フィールド周波数画像処理
装置を提供することを目的とする。
イム表示することができる高フィールド周波数画像処理
装置を提供することを目的とする。
【0015】
【課題を解決するための手段】図1は本発明の原理図で
ある。
ある。
【0016】本発明の請求項1は、n個のTVカメラ3
1〜3nと、撮像面の像を各TVカメラ31〜3nに分
光する分光手段2と、該TVカメラ31〜3nを異なる
タイミングで動作させる同期信号生成回路5とを有し、
1フレーム時間に該n個のTVカメラ31〜3nからn
個の画像を出力する高フィールド周波数画像処理装置に
おいて、該n個の画像の論理和を取り1個の画像に合成
する画像合成回路6を設けたことを特徴とする。
1〜3nと、撮像面の像を各TVカメラ31〜3nに分
光する分光手段2と、該TVカメラ31〜3nを異なる
タイミングで動作させる同期信号生成回路5とを有し、
1フレーム時間に該n個のTVカメラ31〜3nからn
個の画像を出力する高フィールド周波数画像処理装置に
おいて、該n個の画像の論理和を取り1個の画像に合成
する画像合成回路6を設けたことを特徴とする。
【0017】本発明の請求項2は、請求項1において、
前記n個のTVカメラ31〜3nからのn個の画像を画
像処理する画像処理回路4を設け、前記画像合成回路6
が前記画像処理回路4のn個のフィールド画像の論理和
を取り1個の画像に合成することを特徴とする。
前記n個のTVカメラ31〜3nからのn個の画像を画
像処理する画像処理回路4を設け、前記画像合成回路6
が前記画像処理回路4のn個のフィールド画像の論理和
を取り1個の画像に合成することを特徴とする。
【0018】本発明の請求項3は、請求項1及び請求項
2において、前記画像合成回路6は、少なくとも1/n
フィールド分の容量を持つn個のメモリ60a〜60n
と、n個の入力画像から1個の入力画像を選択するn個
の画像入力セレクタ回路61a〜61nと、各メモリ6
0a〜60nの出力と各画像入力セレクタ回路61a〜
61nの出力の論理和を取り各メモリ60a〜60nに
入力するn個の合成回路62a〜62nと、該n個のメ
モリ60a〜60nの1つを選択して、合成画像を出力
する画像出力セレクタ回路65と、該画像入力セレクタ
回路61a〜61n、該画像出力セレクタ回路65、該
合成回路62a〜62nを制御するアドレス制御回路6
4a〜64nとを有することを特徴とする。
2において、前記画像合成回路6は、少なくとも1/n
フィールド分の容量を持つn個のメモリ60a〜60n
と、n個の入力画像から1個の入力画像を選択するn個
の画像入力セレクタ回路61a〜61nと、各メモリ6
0a〜60nの出力と各画像入力セレクタ回路61a〜
61nの出力の論理和を取り各メモリ60a〜60nに
入力するn個の合成回路62a〜62nと、該n個のメ
モリ60a〜60nの1つを選択して、合成画像を出力
する画像出力セレクタ回路65と、該画像入力セレクタ
回路61a〜61n、該画像出力セレクタ回路65、該
合成回路62a〜62nを制御するアドレス制御回路6
4a〜64nとを有することを特徴とする。
【0019】本発明の請求項4は、請求項1及び請求項
2において、前記画像合成回路6は、各々m番目の画像
が入力され、(n−m)/nフィールド分遅延させるn
−1個の遅延回路66〜68と、各遅延回路66〜68
の遅延出力とn番目の画像とを合成する合成回路69と
を有することを特徴とする。
2において、前記画像合成回路6は、各々m番目の画像
が入力され、(n−m)/nフィールド分遅延させるn
−1個の遅延回路66〜68と、各遅延回路66〜68
の遅延出力とn番目の画像とを合成する合成回路69と
を有することを特徴とする。
【0020】本発明の請求項5は、請求項4において、
前記遅延回路66〜68は、各遅延量分の容量を持つメ
モリ66a〜68aと、各遅延量分の画像を格納した時
に、該メモリ66a〜68aを読み出すアドレス制御回
路66b〜68bとを有することを特徴とする。
前記遅延回路66〜68は、各遅延量分の容量を持つメ
モリ66a〜68aと、各遅延量分の画像を格納した時
に、該メモリ66a〜68aを読み出すアドレス制御回
路66b〜68bとを有することを特徴とする。
【0021】
【作用】本発明の請求項1では、n個のTVカメラ31
〜3nを時分割的に動作し、n倍のフィールド周波数の
画像を得るので、安価な構成で高フィールド画像が得ら
れ、画像合成回路6でn個の画像の論理和を取り、1個
の画像に合成しているので、高フィールド周波数の画像
内容をリアルタイムに通常のTVモニタ8を用いて表示
することができる。
〜3nを時分割的に動作し、n倍のフィールド周波数の
画像を得るので、安価な構成で高フィールド画像が得ら
れ、画像合成回路6でn個の画像の論理和を取り、1個
の画像に合成しているので、高フィールド周波数の画像
内容をリアルタイムに通常のTVモニタ8を用いて表示
することができる。
【0022】本発明の請求項2では、画像処理回路4の
処理後の画像をリアルタイムに通常のTVモニタ8を用
いて表示することができる。
処理後の画像をリアルタイムに通常のTVモニタ8を用
いて表示することができる。
【0023】本発明の請求項3では、画像合成回路6を
n個の1/nフィールド分の容量のメモリ60a〜60
nで構成しているので、1フィールド分の容量のメモリ
で画像合成が可能となり、一層安価に構成できる。
n個の1/nフィールド分の容量のメモリ60a〜60
nで構成しているので、1フィールド分の容量のメモリ
で画像合成が可能となり、一層安価に構成できる。
【0024】本発明の請求項4では、画像合成回路6を
遅延回路で構成しているので、簡易な構成で画像合成が
可能となる。
遅延回路で構成しているので、簡易な構成で画像合成が
可能となる。
【0025】本発明の請求項5では、遅延回路にメモリ
を用いているので、汎用メモリを用いて画像合成ができ
、安価に構成できる。
を用いているので、汎用メモリを用いて画像合成ができ
、安価に構成できる。
【0026】
【実施例】(a)第1の実施例の説明
図2は本発明の第1の実施例ブロック図、図3は本発明
の第1の実施例の撮像タイムチャート図である。
の第1の実施例の撮像タイムチャート図である。
【0027】図中、図1及び図8で示したものと同一の
ものは、同一の記号で示してあり、1はレンズ系であり
、被写体の光を光分配器(分光手段)2に導くもの、2
は光分配器(分光手段)であり、被写体の光を光ファイ
バで各TVカメラ31〜34に導くもの、TVカメラ3
1〜34は、フィールド(又はフレーム)電子シャッタ
付且つ外部同期機能付カラーテレビカメラで構成され、
外部から与えられる同期信号SYNCに応じて撮像動作
し、R,G,Bの三原色画像を発するものである。
ものは、同一の記号で示してあり、1はレンズ系であり
、被写体の光を光分配器(分光手段)2に導くもの、2
は光分配器(分光手段)であり、被写体の光を光ファイ
バで各TVカメラ31〜34に導くもの、TVカメラ3
1〜34は、フィールド(又はフレーム)電子シャッタ
付且つ外部同期機能付カラーテレビカメラで構成され、
外部から与えられる同期信号SYNCに応じて撮像動作
し、R,G,Bの三原色画像を発するものである。
【0028】画像処理回路4は、各TVカメラ31〜3
4毎に設けられ、画像の特徴抽出を行う特徴抽出回路4
0〜43と、特徴抽出回路40〜43の抽出出力からそ
の抽出位置を算出する画像処理部44とを有する。この
特徴抽出回路40〜43は、例えば色抽出回路で構成さ
れ、被写体の対象に設けたマーカーを抽出し、マーカー
抽出信号を画像処理部44に出力し、マーカー部分を強
調した画像を画像合成回路6に出力する。
4毎に設けられ、画像の特徴抽出を行う特徴抽出回路4
0〜43と、特徴抽出回路40〜43の抽出出力からそ
の抽出位置を算出する画像処理部44とを有する。この
特徴抽出回路40〜43は、例えば色抽出回路で構成さ
れ、被写体の対象に設けたマーカーを抽出し、マーカー
抽出信号を画像処理部44に出力し、マーカー部分を強
調した画像を画像合成回路6に出力する。
【0029】同期信号発生部(同期信号生成回路)5は
、各TVカメラ31〜34を動作させるためのフィール
ド同期信号SYNCを順次発生し、各TVカメラ31〜
34を順次撮像動作させるとともに、各TVカメラ31
〜34のフィールドイネーブル信号FE、ラインイネー
ブル信号LEを画像合成回路6へ出力する。
、各TVカメラ31〜34を動作させるためのフィール
ド同期信号SYNCを順次発生し、各TVカメラ31〜
34を順次撮像動作させるとともに、各TVカメラ31
〜34のフィールドイネーブル信号FE、ラインイネー
ブル信号LEを画像合成回路6へ出力する。
【0030】画像合成回路6は、画像処理回路4の各特
徴抽出回路40〜43の特徴抽出後の画像を受け、同期
信号発生部5からのフィールドイネーブル信号FE、ラ
インイネーブル信号LEにより画像合成するものである
。
徴抽出回路40〜43の特徴抽出後の画像を受け、同期
信号発生部5からのフィールドイネーブル信号FE、ラ
インイネーブル信号LEにより画像合成するものである
。
【0031】7はホストコンピュータインタフェースで
あり、画像処理回路4の画像処理部44の処理結果をホ
ストコンピュータに通信するためのインターフェイス回
路であり、TVモニタ8はCRTディスプレイで構成さ
れている。
あり、画像処理回路4の画像処理部44の処理結果をホ
ストコンピュータに通信するためのインターフェイス回
路であり、TVモニタ8はCRTディスプレイで構成さ
れている。
【0032】この実施例の動作を説明すると、被写体の
像は、レンズ系1を通り、光分配器2で第1〜第4カメ
ラ31〜34に入射する。第1〜第4カメラ31〜34
には、同期信号発生部5から図3に示す様なフィールド
同期信号SYNCが入力されるから、第1〜第4カメラ
31〜34は、1フィールド(フレーム)時間内に順次
そのシャッタを開き、撮像し、フィールド画像を出力す
る。従って、4台のTVカメラ31〜34から1/4フ
ィールドづつ位相のずれた4つの画像が出力され、4倍
のフィールド周波数のフィールド画像が得られる。
像は、レンズ系1を通り、光分配器2で第1〜第4カメ
ラ31〜34に入射する。第1〜第4カメラ31〜34
には、同期信号発生部5から図3に示す様なフィールド
同期信号SYNCが入力されるから、第1〜第4カメラ
31〜34は、1フィールド(フレーム)時間内に順次
そのシャッタを開き、撮像し、フィールド画像を出力す
る。従って、4台のTVカメラ31〜34から1/4フ
ィールドづつ位相のずれた4つの画像が出力され、4倍
のフィールド周波数のフィールド画像が得られる。
【0033】各TVカメラ31〜34のフィールド画像
は、画像処理回路4の特徴抽出回路40〜43に入力し
、特徴抽出回路40〜43では、マーカーの色を抽出し
て、マーカーを抽出し、マーカー抽出信号を画像処理部
44に出力し、マーカー部分を強調した画像を画像合成
回路6に出力する。
は、画像処理回路4の特徴抽出回路40〜43に入力し
、特徴抽出回路40〜43では、マーカーの色を抽出し
て、マーカーを抽出し、マーカー抽出信号を画像処理部
44に出力し、マーカー部分を強調した画像を画像合成
回路6に出力する。
【0034】画像処理部44では、特徴抽出回路40〜
43の抽出出力からその抽出位置を算出し、ホストコン
ピュータインタフェース7を介し、処理結果をホストコ
ンピュータに通信する。
43の抽出出力からその抽出位置を算出し、ホストコン
ピュータインタフェース7を介し、処理結果をホストコ
ンピュータに通信する。
【0035】一方、画像合成回路6は、画像処理回路4
の各特徴抽出回路40〜43の特徴抽出後の画像を受け
、同期信号発生部5からのフィールドイネーブル信号F
E、ラインイネーブル信号LEにより後述するように画
像合成し、TVモニタ8に表示する。
の各特徴抽出回路40〜43の特徴抽出後の画像を受け
、同期信号発生部5からのフィールドイネーブル信号F
E、ラインイネーブル信号LEにより後述するように画
像合成し、TVモニタ8に表示する。
【0036】図4は本発明の画像合成回路の第1の実施
例ブロック図、図5は図4における画像合成タイムチャ
ート図、図6は図4における画像合成動作説明図である
。
例ブロック図、図5は図4における画像合成タイムチャ
ート図、図6は図4における画像合成動作説明図である
。
【0037】図4において、60a〜60dは各々メモ
リであり、各々1/4フィールド分の容量を持つもの、
61a〜61dは各々画像入力セレクタであり、各々各
特徴抽出回路40〜43の特徴抽出後の画像が入力され
、セレクト信号に応じていずれかの画像を選択出力する
もの、62a〜62dは各々オアゲートであり、各々画
像入力セレクタ61a〜61dの出力画像と後述する3
ステートゲート63a〜63dの出力との論理和を取り
、メモリ60a〜60dに入力させるもの、63a〜6
3dは各々3ステートゲートであり、ゲート制御信号に
応じてメモリ60a〜60dの読出出力をオアゲート6
2a〜62dに出力するものである。
リであり、各々1/4フィールド分の容量を持つもの、
61a〜61dは各々画像入力セレクタであり、各々各
特徴抽出回路40〜43の特徴抽出後の画像が入力され
、セレクト信号に応じていずれかの画像を選択出力する
もの、62a〜62dは各々オアゲートであり、各々画
像入力セレクタ61a〜61dの出力画像と後述する3
ステートゲート63a〜63dの出力との論理和を取り
、メモリ60a〜60dに入力させるもの、63a〜6
3dは各々3ステートゲートであり、ゲート制御信号に
応じてメモリ60a〜60dの読出出力をオアゲート6
2a〜62dに出力するものである。
【0038】64a〜64dは各々アドレス制御回路で
あり、各々カメラ31〜34のフィールド毎のフィール
ドイネーブル信号FE、ライン毎のラインイネーブル信
号LEから1/4フィールド毎の2ビットの識別信号(
第1の1/4フィールドの時“0”、第2の1/4フィ
ールドの時“1”、第3の1/4フィールドの時“2”
、第4の1/4フィールドの時“3”)を作成し、各画
像入力セレクタ61a〜61dにセレクト信号として出
力し、最初の1/4フィールドの時にのみ“1”となり
、その他は“0”となるゲート制御信号を作成し、3ス
テートゲート63a〜63dに出力し、フィールドイネ
ーブル信号FE、ラインイネーブル信号LE、クロック
CLより、フィールド画像のX,Y座標を生成し、その
座標を各メモリ60a〜60dのアドレス入力に出力す
るものである。
あり、各々カメラ31〜34のフィールド毎のフィール
ドイネーブル信号FE、ライン毎のラインイネーブル信
号LEから1/4フィールド毎の2ビットの識別信号(
第1の1/4フィールドの時“0”、第2の1/4フィ
ールドの時“1”、第3の1/4フィールドの時“2”
、第4の1/4フィールドの時“3”)を作成し、各画
像入力セレクタ61a〜61dにセレクト信号として出
力し、最初の1/4フィールドの時にのみ“1”となり
、その他は“0”となるゲート制御信号を作成し、3ス
テートゲート63a〜63dに出力し、フィールドイネ
ーブル信号FE、ラインイネーブル信号LE、クロック
CLより、フィールド画像のX,Y座標を生成し、その
座標を各メモリ60a〜60dのアドレス入力に出力す
るものである。
【0039】65は画像出力セレクタであり、各メモリ
60a〜60dの出力が入力され、アドレス制御回路6
4aのセレクト信号に応じてメモリ60a〜60dの出
力を選択して、合成画像を出力するものである。
60a〜60dの出力が入力され、アドレス制御回路6
4aのセレクト信号に応じてメモリ60a〜60dの出
力を選択して、合成画像を出力するものである。
【0040】この実施例の動作を図5及び図6を用いて
説明すると、図5に示す様に、カメラ31〜34のフィ
ルード毎のフィールドイネーブル信号FEは、フィール
ド同期信号SYNCの反転信号であるから、カメラ31
のフィールドイネーブル信号FEがローレベルに落ちて
から1/4フィールドの間は、各アドレス制御回路64
a〜64dのセレクト信号は、各々“0”,“3”,“
2”,“1”となるので、図5に示すように、各画像入
力セレクタ61a〜61dは、各々特徴抽出回路40,
43,42,41の出力画像を選択し、画像出力セレク
タ65はメモリ60aを選択する。
説明すると、図5に示す様に、カメラ31〜34のフィ
ルード毎のフィールドイネーブル信号FEは、フィール
ド同期信号SYNCの反転信号であるから、カメラ31
のフィールドイネーブル信号FEがローレベルに落ちて
から1/4フィールドの間は、各アドレス制御回路64
a〜64dのセレクト信号は、各々“0”,“3”,“
2”,“1”となるので、図5に示すように、各画像入
力セレクタ61a〜61dは、各々特徴抽出回路40,
43,42,41の出力画像を選択し、画像出力セレク
タ65はメモリ60aを選択する。
【0041】そして、各アドレス制御回路64a〜64
dのゲ−ト制御信号は、各々“1”,“0”,“0”,
“0”となるので、3ステ−トゲ−ト63aの出力はロ
−レベル、3ステ−トゲ−ト63b,63c,63dの
出力は各メモリ60b,60c,60dの出力となるの
で、図6に示すように、各メモリ60a,60b,60
c,60dの入力は、特徴抽出回路40の出力画像(第
n+1番目の1/4フィ−ルド目)、特徴抽出回路43
の出力画像(第n番目の2/4フィ−ルド目)とメモリ
60bの出力の論理和、特徴抽出回路42の出力画像(
第n番目の3/4フィ−ルド目)とメモリ60cの出力
の論理和、特徴抽出回路41の出力画像(第n番目の4
/4フイ−ルド目)とメモリ60dの出力の論理和とな
り、画像出力セレクタ65からは、メモリ60aの第n
番目の1/4フイ−ルド目の合成画像が出力される。
dのゲ−ト制御信号は、各々“1”,“0”,“0”,
“0”となるので、3ステ−トゲ−ト63aの出力はロ
−レベル、3ステ−トゲ−ト63b,63c,63dの
出力は各メモリ60b,60c,60dの出力となるの
で、図6に示すように、各メモリ60a,60b,60
c,60dの入力は、特徴抽出回路40の出力画像(第
n+1番目の1/4フィ−ルド目)、特徴抽出回路43
の出力画像(第n番目の2/4フィ−ルド目)とメモリ
60bの出力の論理和、特徴抽出回路42の出力画像(
第n番目の3/4フィ−ルド目)とメモリ60cの出力
の論理和、特徴抽出回路41の出力画像(第n番目の4
/4フイ−ルド目)とメモリ60dの出力の論理和とな
り、画像出力セレクタ65からは、メモリ60aの第n
番目の1/4フイ−ルド目の合成画像が出力される。
【0042】次に、カメラ32のフィ−ルドイネ−ブル
信号FEがロ−レベルに落ちてから1/4フィ−ルド(
カメラ31の2/4フィ−ルド)の間は、各アドレス制
御回路64a〜64dのセレクト信号は、各々“1”,
“0”,“3”,“2”となるので、図5に示すように
、各画像入力セレクタ61a〜61dは、各々特徴抽出
回路41,40,43,42の出力画像を選択し、画像
出力セレクタ65は、メモリ60bを選択する。
信号FEがロ−レベルに落ちてから1/4フィ−ルド(
カメラ31の2/4フィ−ルド)の間は、各アドレス制
御回路64a〜64dのセレクト信号は、各々“1”,
“0”,“3”,“2”となるので、図5に示すように
、各画像入力セレクタ61a〜61dは、各々特徴抽出
回路41,40,43,42の出力画像を選択し、画像
出力セレクタ65は、メモリ60bを選択する。
【0043】そして、各アドレス制御回路64a〜64
dのゲ−ト制御信号は、各々“0”,“1”,“0”,
“0”となるので、3ステ−トゲ−ト63bの出力はロ
−レベル、3ステ−トゲ−ト63a,63c,63dの
出力は各メモリ60a,60c,60dの出力となるの
で、図6に示すように、各メモリ60a,60b,60
c,60dの入力は、特徴抽出回路41の出力画像(第
n+1番目の1/4フイ−ルド目)とメモリ60aの出
力の論理和、特徴抽出回路40の出力画像(第n+1番
目の2/4フイ−ルド目)、特徴抽出回路43の出力画
像(第n番目の3/4フイ−ルド目)とメモリ60cの
出力の論理和、特徴抽出回路42の出力画像(第n番目
の4/4フイ−ルド目)とメモリ60dの出力の論理和
となり、画像出力セレクタ65からは、メモリ60bの
第n番目の2/4フイ−ルド目の合成画像が出力される
。
dのゲ−ト制御信号は、各々“0”,“1”,“0”,
“0”となるので、3ステ−トゲ−ト63bの出力はロ
−レベル、3ステ−トゲ−ト63a,63c,63dの
出力は各メモリ60a,60c,60dの出力となるの
で、図6に示すように、各メモリ60a,60b,60
c,60dの入力は、特徴抽出回路41の出力画像(第
n+1番目の1/4フイ−ルド目)とメモリ60aの出
力の論理和、特徴抽出回路40の出力画像(第n+1番
目の2/4フイ−ルド目)、特徴抽出回路43の出力画
像(第n番目の3/4フイ−ルド目)とメモリ60cの
出力の論理和、特徴抽出回路42の出力画像(第n番目
の4/4フイ−ルド目)とメモリ60dの出力の論理和
となり、画像出力セレクタ65からは、メモリ60bの
第n番目の2/4フイ−ルド目の合成画像が出力される
。
【0044】次に、カメラ33のフイ−ルドイネ−ブル
信号FEがロ−レベルに落ちてから1/4フィ−ルド(
カメラ31の3/4フイ−ルド)の間は、各アドレス制
御回路64a〜64dのセレクト信号は、各々“2”,
“1”,“0”,“3”となるので、図5に示すように
、各画像入力セレクタ61a〜61dは、各々特徴抽出
回路42,41,40,43の出力画像を選択し、画像
出力セレクタ65は、メモリ60cを選択する。
信号FEがロ−レベルに落ちてから1/4フィ−ルド(
カメラ31の3/4フイ−ルド)の間は、各アドレス制
御回路64a〜64dのセレクト信号は、各々“2”,
“1”,“0”,“3”となるので、図5に示すように
、各画像入力セレクタ61a〜61dは、各々特徴抽出
回路42,41,40,43の出力画像を選択し、画像
出力セレクタ65は、メモリ60cを選択する。
【0045】そして、各アドレス制御回路64a〜64
dのゲ−ト制御信号は、各々“0”,“0”,“1”,
“0”となるので、3ステ−トゲ−ト63cの出力はロ
−レベル、3ステ−トゲ−ト63a,63b,63dの
出力は各メモリ60a,60b,60dの出力となるの
で、図6に示すように、各メモリ60a,60b,60
c,60dの入力は、特徴抽出回路42の出力画像(第
n+1番目の1/4フィ−ルド目)とメモリ60aの出
力の論理和、特徴抽出回路41の出力画像(第n+1番
目の2/4フィ−ルド目)とメモリ60bの出力の論理
和、特徴抽出回路40の出力画像(第n+1番目の3/
4フィ−ルド目)、特徴抽出回路43の出力画像(第n
番目の4/4フィ−ルド目)とメモリ60dの出力の論
理和となり、画像出力セレクタ65からは、メモリ60
cの第n番目の3/4フィ−ルド目の合成画像が出力さ
れる。
dのゲ−ト制御信号は、各々“0”,“0”,“1”,
“0”となるので、3ステ−トゲ−ト63cの出力はロ
−レベル、3ステ−トゲ−ト63a,63b,63dの
出力は各メモリ60a,60b,60dの出力となるの
で、図6に示すように、各メモリ60a,60b,60
c,60dの入力は、特徴抽出回路42の出力画像(第
n+1番目の1/4フィ−ルド目)とメモリ60aの出
力の論理和、特徴抽出回路41の出力画像(第n+1番
目の2/4フィ−ルド目)とメモリ60bの出力の論理
和、特徴抽出回路40の出力画像(第n+1番目の3/
4フィ−ルド目)、特徴抽出回路43の出力画像(第n
番目の4/4フィ−ルド目)とメモリ60dの出力の論
理和となり、画像出力セレクタ65からは、メモリ60
cの第n番目の3/4フィ−ルド目の合成画像が出力さ
れる。
【0046】次に、カメラ34のフィ−ルドイネ−ブル
信号FEがロ−レベルに落ちてから1/4フイ−ルド(
カメラ31の4/4フイ−ルド)の間は、各アドレス制
御回路64a〜64dのセレクト信号は、各々“3”,
“2”,“1”,“0”となるので、図5に示すように
、各画像入力セレクタ61a〜61dは、各々特徴抽出
回路43,42,41,40の出力画像を選択し、画像
出力セレクタ65は、メモリ60dを選択する。
信号FEがロ−レベルに落ちてから1/4フイ−ルド(
カメラ31の4/4フイ−ルド)の間は、各アドレス制
御回路64a〜64dのセレクト信号は、各々“3”,
“2”,“1”,“0”となるので、図5に示すように
、各画像入力セレクタ61a〜61dは、各々特徴抽出
回路43,42,41,40の出力画像を選択し、画像
出力セレクタ65は、メモリ60dを選択する。
【0047】そして、各アドレス制御回路64a〜64
dのゲ−ト制御信号は、各々“0”,“0”,“0”,
“1”となるので、3ステ−トゲ−ト63dの出力はロ
−レベル、3ステ−トゲ−ト63a,63b,63cの
出力は各メモリ60a,60b,60cの出力となるの
で、図6に示すように、各メモリ60a,60b,60
c,60dの入力は、特徴抽出回路43の出力画像(第
n+1番目の1/4フィ−ルド目)とメモリ60aの出
力の論理和、特徴抽出回路42の出力画像(第n+1番
目の2/4フィ−ルド目)とメモリ60bの出力の論理
和、特徴抽出回路41の出力画像(第n+1番目の3/
4フィ−ルド目)とメモリ60cの出力の論理和、特徴
抽出回路40の出力画像(第n+1番目の4/4フィ−
ルド目)となり、画像出力セレクタ65からは、メモリ
60dの第n番目の4/4フイ−ルド目の合成画像が出
力される。
dのゲ−ト制御信号は、各々“0”,“0”,“0”,
“1”となるので、3ステ−トゲ−ト63dの出力はロ
−レベル、3ステ−トゲ−ト63a,63b,63cの
出力は各メモリ60a,60b,60cの出力となるの
で、図6に示すように、各メモリ60a,60b,60
c,60dの入力は、特徴抽出回路43の出力画像(第
n+1番目の1/4フィ−ルド目)とメモリ60aの出
力の論理和、特徴抽出回路42の出力画像(第n+1番
目の2/4フィ−ルド目)とメモリ60bの出力の論理
和、特徴抽出回路41の出力画像(第n+1番目の3/
4フィ−ルド目)とメモリ60cの出力の論理和、特徴
抽出回路40の出力画像(第n+1番目の4/4フィ−
ルド目)となり、画像出力セレクタ65からは、メモリ
60dの第n番目の4/4フイ−ルド目の合成画像が出
力される。
【0048】このようにして、1/4フィ−ルドづつ位
相のずれた4っの画像を1っの画像に合成する。この時
、各画像の論理和を取るので、各画像の内容が保存され
た合成画像が得られる。
相のずれた4っの画像を1っの画像に合成する。この時
、各画像の論理和を取るので、各画像の内容が保存され
た合成画像が得られる。
【0049】(b)第2の実施例の説明図7は本発明の
第2の実施例ブロック図である。
第2の実施例ブロック図である。
【0050】図7(A)において、66は3/4遅延回
路であり、特徴抽出回路40の出力画像を3/4フィ−
ルド遅延させるもの、67は2/4遅延回路であり、特
徴抽出回路41の出力画像を2/4フィ−ルド遅延させ
るもの、68は1/4遅延回路であり、特徴抽出回路4
2の出力画像を1/4フィ−ルド遅延させるもの、69
は合成回路であり、各遅延回路66〜68の出力と特徴
抽出回路43の出力画像との論理和を取り、合成画像を
出力するものである。
路であり、特徴抽出回路40の出力画像を3/4フィ−
ルド遅延させるもの、67は2/4遅延回路であり、特
徴抽出回路41の出力画像を2/4フィ−ルド遅延させ
るもの、68は1/4遅延回路であり、特徴抽出回路4
2の出力画像を1/4フィ−ルド遅延させるもの、69
は合成回路であり、各遅延回路66〜68の出力と特徴
抽出回路43の出力画像との論理和を取り、合成画像を
出力するものである。
【0051】この実施例では、特徴抽出回路40,41
,42の出力画像が、特徴抽出回路43の出力画像に対
し、各々3/4,2/4,1/4フィ−ルド位相が進ん
でいるため、各々3/4,2/4,1/4フイ−ルド遅
延させて、特徴抽出回路43の出力画像と位相を合わせ
て、合成回路69で論理和を取り、画像合成するもので
ある。
,42の出力画像が、特徴抽出回路43の出力画像に対
し、各々3/4,2/4,1/4フィ−ルド位相が進ん
でいるため、各々3/4,2/4,1/4フイ−ルド遅
延させて、特徴抽出回路43の出力画像と位相を合わせ
て、合成回路69で論理和を取り、画像合成するもので
ある。
【0052】この遅延回路としては、シフトレジスタ等
を用いることができる。
を用いることができる。
【0053】図7(B)は、遅延回路にメモリを用いた
ものである。
ものである。
【0054】66aは3/4フィ−ルド遅延メモリであ
り、特徴抽出回路40の出力画像が入力され、3/4フ
ィ−ルド分の容量を持つもの、66bはアドレス制御回
路であり、カメラ31のフィ−ルドイネ−ブル信号FE
、ラインイネ−ブル信号LE、クロックCLからメモリ
66aの各リ−ド/ライトアドレスを作成し、3/4フ
ィ−ルド分アドレスを発生すると、アドレスを初期値に
戻し、メモリ66aをリ−ド/ライトするものである。
り、特徴抽出回路40の出力画像が入力され、3/4フ
ィ−ルド分の容量を持つもの、66bはアドレス制御回
路であり、カメラ31のフィ−ルドイネ−ブル信号FE
、ラインイネ−ブル信号LE、クロックCLからメモリ
66aの各リ−ド/ライトアドレスを作成し、3/4フ
ィ−ルド分アドレスを発生すると、アドレスを初期値に
戻し、メモリ66aをリ−ド/ライトするものである。
【0055】67aは2/4フィ−ルド遅延メモリであ
り、特徴抽出回路41の出力画像が入力され、2/4フ
ィ−ルド分の容量を持つもの、67bはアドレス制御回
路であり、カメラ32のフィ−ルドイネ−ブル信号FE
、ラインイネ−ブル信号LE、クロックCLからメモリ
67aの各リ−ド/ライトアドレスを作成し、2/4フ
ィ−ルド分アドレスを発生すると、アドレスを初期値に
戻し、メモリ67aをリ−ド/ライトするものである。
り、特徴抽出回路41の出力画像が入力され、2/4フ
ィ−ルド分の容量を持つもの、67bはアドレス制御回
路であり、カメラ32のフィ−ルドイネ−ブル信号FE
、ラインイネ−ブル信号LE、クロックCLからメモリ
67aの各リ−ド/ライトアドレスを作成し、2/4フ
ィ−ルド分アドレスを発生すると、アドレスを初期値に
戻し、メモリ67aをリ−ド/ライトするものである。
【0056】68aは1/4フィ−ルド遅延メモリであ
り、特徴抽出回路42の出力画像が入力され、1/4フ
ィ−ルド分の容量を持つもの、68bはアドレス制御回
路であり、カメラ33のフィ−ルドイネ−ブル信号FE
、ラインイネ−ブル信号LE、クロックCLからメモリ
68aの各リ−ド/ライトアドレスを作成し、1/4フ
ィ−ルド分アドレスを発生すると、アドレスを初期値に
戻し、メモリ68aをリ−ド/ライトするもの、69は
論理和回路であり、各メモリ66a,67a,68aの
出力と特徴抽出回路43の出力画像の論理和を取り、合
成画像を出力するものである。
り、特徴抽出回路42の出力画像が入力され、1/4フ
ィ−ルド分の容量を持つもの、68bはアドレス制御回
路であり、カメラ33のフィ−ルドイネ−ブル信号FE
、ラインイネ−ブル信号LE、クロックCLからメモリ
68aの各リ−ド/ライトアドレスを作成し、1/4フ
ィ−ルド分アドレスを発生すると、アドレスを初期値に
戻し、メモリ68aをリ−ド/ライトするもの、69は
論理和回路であり、各メモリ66a,67a,68aの
出力と特徴抽出回路43の出力画像の論理和を取り、合
成画像を出力するものである。
【0057】この実施例では、1クロックサイクルの同
一アドレスに対してメモリリ−ド直後にメモリライトを
行う。このため、3/4フィ−ルド遅延メモリ66aで
は、特徴抽出回路40の画像デ−タのメモリライト後、
3/4フィ−ルド時間遅れて、その画像デ−タが読み出
され、2/4フィ−ルド遅延メモリ67aでは、特徴抽
出回路41の画像デ−タのメモリライト後、2/4フィ
−ルド時間遅れて、その画像デ−タが読み出され、1/
4フィ−ルド遅延メモリ68aでは、特徴抽出回路42
の画像デ−タのメモリライト後、1/4フィ−ルド時間
遅れて、その画像デ−タが読み出される。
一アドレスに対してメモリリ−ド直後にメモリライトを
行う。このため、3/4フィ−ルド遅延メモリ66aで
は、特徴抽出回路40の画像デ−タのメモリライト後、
3/4フィ−ルド時間遅れて、その画像デ−タが読み出
され、2/4フィ−ルド遅延メモリ67aでは、特徴抽
出回路41の画像デ−タのメモリライト後、2/4フィ
−ルド時間遅れて、その画像デ−タが読み出され、1/
4フィ−ルド遅延メモリ68aでは、特徴抽出回路42
の画像デ−タのメモリライト後、1/4フィ−ルド時間
遅れて、その画像デ−タが読み出される。
【0058】従って、3/4フィ−ルド遅延メモリ66
a、2/4フィ−ルド遅延メモリ67a,1/4フィ−
ルド遅延メモリ68aの画像出力と、遅延されない特徴
抽出回路43の画像出力は、同期が取れ、論理和回路6
9により画素の論理和を取り画像を合成する。
a、2/4フィ−ルド遅延メモリ67a,1/4フィ−
ルド遅延メモリ68aの画像出力と、遅延されない特徴
抽出回路43の画像出力は、同期が取れ、論理和回路6
9により画素の論理和を取り画像を合成する。
【0059】この実施例では、遅延回路として汎用メモ
リを用いることができるので、簡易且つ安価に構成でき
る。
リを用いることができるので、簡易且つ安価に構成でき
る。
【0060】(c)他の実施例の説明
上述の実施例の他に、本発明は、次のような変形が可能
である。
である。
【0061】■特徴抽出回路40〜43の特徴抽出画像
を合成する例で説明したが、TVカメラ31〜34の出
力画像を合成してもよい。
を合成する例で説明したが、TVカメラ31〜34の出
力画像を合成してもよい。
【0062】■TVカメラを4つ設けたもので説明した
が、4つに限らず、複数個であればよい。
が、4つに限らず、複数個であればよい。
【0063】■画像処理を、マ−カ−抽出の例で説明し
たが、他の画像処理であってもよい。
たが、他の画像処理であってもよい。
【0064】以上、本発明を実施例により説明したが、
本発明の主旨の範囲内で種々の変形が可能であり、これ
らを本発明の範囲から排除するものではない。
本発明の主旨の範囲内で種々の変形が可能であり、これ
らを本発明の範囲から排除するものではない。
【0065】
【発明の効果】以上説明したように、本発明によれば、
次の効果を奏する。
次の効果を奏する。
【0066】■n個のTVカメラを順次撮像動作し、n
倍のフィ−ルド周波数の画像を得るので、安価な構成で
高フィ−ルド周波数画像が得られる。
倍のフィ−ルド周波数の画像を得るので、安価な構成で
高フィ−ルド周波数画像が得られる。
【0067】■画像合成回路でn個の高フィ−ルド周波
数画像を合成するので、通常のTVモニタを用いて、高
フィ−ルド周波数画像をリアルタイムに表示できる。
数画像を合成するので、通常のTVモニタを用いて、高
フィ−ルド周波数画像をリアルタイムに表示できる。
【0068】■画像合成回路でn個の高フイ−ルド周波
数画像の論理和を取り合成するので、高フィ−ルド周波
数画像の内容を削除することなく表示できる。
数画像の論理和を取り合成するので、高フィ−ルド周波
数画像の内容を削除することなく表示できる。
【図1】本発明の原理図である。
【図2】本発明の第1の実施例ブロック図である。
【図3】本発明の第1の実施例の撮像タイムチャ−ト図
である。
である。
【図4】本発明の画像合成回路の第1の実施例ブロック
図である。
図である。
【図5】本発明の第1の実施例画像合成タイムチャ−ト
図である。
図である。
【図6】本発明の第1の実施例画像合成動作説明図であ
る。
る。
【図7】本発明の画像合成回路の第2の実施例ブロック
図である。
図である。
【図8】従来技術の説明図である。
2 分光手段
31〜3n TVカメラ
4 画像処理回路
5 同期信号生成回路
6 画像合成回路
Claims (5)
- 【請求項1】 n個のTVカメラ(31〜3n)と、
撮像面の像を各TVカメラ(31〜3n)に分光する分
光手段(2)と、該TVカメラ(31〜3n)を異なる
タイミングで動作させる同期信号生成回路(5)とを有
し、1フレーム時間に該n個のTVカメラ(31〜3n
)からn個の画像を出力する高フィールド周波数画像処
理装置において、該n個の画像の論理和を取り1個の画
像に合成する画像合成回路(6)を設けたことを特徴と
する高フィールド周波数画像処理装置。 - 【請求項2】 前記n個のTVカメラ(31〜3n)
からのn個の画像を画像処理する画像処理回路(4)を
設け、前記画像合成回路(6)が前記画像処理回路(4
)のn個のフィールド画像の論理和を取り1個の画像に
合成することを特徴とする請求項1の高フィールド周波
数画像処理装置。 - 【請求項3】 前記画像合成回路(6)は、少なくと
も1/nフィールド分の容量を持つn個のメモリ(60
a〜60n)と、n個の入力画像から1個の入力画像を
選択するn個の画像入力セレクタ回路(61a〜61n
)と、各メモリ(60a〜60n)の出力と各画像入力
セレクタ回路(61a〜61n)の出力の論理和を取り
各メモリ(60a〜60n)に入力するn個の合成回路
(62a〜62n)と、該n個のメモリ(60a〜60
n)の1つを選択して、合成画像を出力する画像出力セ
レクタ回路(65)と、該画像入力セレクタ回路(61
a〜61n)、該画像出力セレクタ回路(65)、該合
成回路(62a〜62n)を制御するアドレス制御回路
(64a〜64n)とを有することを特徴とする請求項
1及び請求項2の高フィールド周波数画像処理装置。 - 【請求項4】 前記画像合成回路(6)は、各々m番
目の画像が入力され、(n−m)/nフィールド分遅延
させるn−1個の遅延回路(66〜68)と、各遅延回
路(66〜68)の遅延出力とn番目の画像とを合成す
る合成回路(69)とを有することを特徴とする請求項
1及び請求項2の高フィールド周波数画像処理装置。 - 【請求項5】 前記遅延回路(66〜68)は、各遅
延量分の容量を持つメモリ(66a〜68a)と、各遅
延量分の画像を格納した時に、該メモリ(66a〜68
a)を読み出すアドレス制御回路(66b〜68b)と
を有することを特徴とする請求項4の高フィールド周波
数画像処理装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3027990A JPH04252675A (ja) | 1991-01-29 | 1991-01-29 | 高フィ−ルド周波数画像処理装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3027990A JPH04252675A (ja) | 1991-01-29 | 1991-01-29 | 高フィ−ルド周波数画像処理装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH04252675A true JPH04252675A (ja) | 1992-09-08 |
Family
ID=12236267
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP3027990A Withdrawn JPH04252675A (ja) | 1991-01-29 | 1991-01-29 | 高フィ−ルド周波数画像処理装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH04252675A (ja) |
-
1991
- 1991-01-29 JP JP3027990A patent/JPH04252675A/ja not_active Withdrawn
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